VHDL词法基础(精)
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第四讲VHDL语言基础知识
关键词 VHDL 实体 逻辑功能
此两处必须同名
逻辑行为描述
1、实体
格式
ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END 实体名;
说明
实体说明所设计的逻辑电路的输入、输 出信号及其特性（输入(in)输出(out)、双向 (inout)、buffer）
•文件（FILES）是传输大量数据的客体，包含一些专门数据 类型的数值。
对象说明的一般格式是： <对象类型> < 标识符表>：<子类型说明> <信号种类>： =<表达式>; 说明 标识符 <子类型说明>是类型名或类型名加限制条件 <信号种类>为BUS或REGISTER，该项为任选项 ：=<表达式>为对象赋初值
IS
一个包集合由包集合标题和包集合体两 大部分组成。 包集合体是一个可选项。
5、库
格式
LIBRARY 库名； USE 库名. 程序包名. All；
USE语句的使用有两种常用格式： USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
VHDL库的种类
• IEEE库：IEEE标准库, 是按IEEE组织制定的 工业标准进行编写的， 是内容丰富的资源库 使用需声明 • •STD_LOGIC_1164 程序包 •STD_LOGIC_ARITH 程序包 •STD_LOGIC_UNSIGNED 程序包
STD库：VHDL标准库，STANDARD和 TEXTIO程序包即收入在STD库中 使用无需声明
VHDL库的种类
• • •
ASIC库：EDA厂商提供库 使用需声明 WORK库：现行作业库，当前工作目录的所有设计 使用无需声明 USER库：用户自定义库 使用需声明
第1章VHDL语言基础
(Bit)、位矢量型(Bit-vector)和整数型(Integer)等。 ➢ 在实用中，端口描述中的数据类型主要有两类：位（BIT）和
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
第2章 VHDL词法基础
② ③
位(BIT)数据类型 位用来表示一个信号的值。 位通常用单引号括起来。如 TYPE BIT IS (‘0’，‘1’)； 位的值‘0’，‘1’表示信号的状态；布尔量的值‘0’，‘1’ 表示‘假’，‘真’。两者的意义不一样。 位矢量(BIT_VECTOR)数据类型 由多个BIT组成的数组，BIT是其元素；使用时必须指出其 元素个数和排列。
五、常量、变量和信号三者的使用比较 ① 从硬件电路系统来看，常量相当于电路中的恒定电平，如 GND 或 VCC 接口，而变量和信号则相当于组合电路系统中 门与门间的连接及其连线上的信号值。 ② 从行为仿真和VHDL语句功能上看，信号和变量的区别主要 表现在接受和保持信息的方式与传递的区域大小上。 ③ 从综合后所对应的硬件电路结构来看，信号一般将对应更多 的硬件结构，但在许多情况下，信号和变量并没有什么区别。 ④ 虽然 EDA 仿真器允许变量和信号设置初始值，但在实际应 用中，EDA综合器并不会把这些信息综合进去。
例：SIGNAL A：BIT_VECTOR（7 DOWNTO 0）； SIGNAL B：BIT_VECTOR（3 DOWNTO 0）； SIGNAL C：BIT； B<=A（7 DOWNTO 4）； A（7 DOWNTO 4）<=A（3 DOWNTO 0）； A（3 DOWNTO 0）<= B； A（7）<=C；
四、文件(files) 文件(files)是传输大量数据的客体，包含一些专门数据类型的 数值。在仿真测试时，测试的输入激励数据和仿真结果的输 出都要用文件来进行。 在IEEE1076标准中，TEXTIO程序包中定义了文件I/O传输的 方法。它们是对过程的定义，调用这些过程就能完成数据的 传递。
一、常量(CONSTANT)
第02章VHDL词法基础
8
第2章 VHDL 词法基础
注意： 注意：
（1）变量初始化时采用“: =”，而在变量赋值语句中也采用此符 ）变量初始化时采用“ ， 号来进行赋值。 号来进行赋值。 （2）变量也可以连续赋值，其值在设计实体中可以改变。 ）变量也可以连续赋值，其值在设计实体中可以改变。 （3）当没有被赋初值时，取默认值，即取该类型的最左值或最小 ）当没有被赋初值时，取默认值， 前面的第4 值 。 如 ： 前面的第 个信号说明中 ， 没有指定初始值 ， 则信号 enable取默认值‘0’。 取默认值‘ 。 取默认值 直接的、 （4）和信号不同，变量的赋值是直接的、立即生效的，在某一个 ）和信号不同，变量的赋值是直接的 立即生效的 时刻仅包含一个值。因此在变量赋值语句中， 时刻仅包含一个值 。因此在变量赋值语句中， 不允许出现附加延 时。 如：temp:=a after 10ns; enable:=‘0’ after 20ns; 这是错误的语句。 这是错误的语句。
注 意：
（1）信号初始化时采用“: = ，而在源程序中信号值的代入将采用代 信号初始化时采用“ =”， 入符“<=”。 入符“<= 。 信号可以连续赋值，其值在设计实体中可以改变， （2）信号可以连续赋值，其值在设计实体中可以改变，这一点与常量 不同。 不同。 当没有被赋初值时，取默认值，即取该类型的最左值或最小值。 （3）当没有被赋初值时，取默认值，即取该类型的最左值或最小值。 前面的第3个信号说明中，没有指定初始值， 如：前面的第3个信号说明中，没有指定初始值，则信号 address_bus取默认值 UUUUUUUU”，因为对于std_logic_vector(7 取默认值“ address_bus取默认值“UUUUUUUU ，因为对于std_logic_vector(7 downto0)来说 来说， UUUUUUUU”是它的最左值 是它的最左值。 downto0)来说，“UUUUUUUU 是它的最左值。 93版的 std_logic”具有 种不同的值： 版的“ 具有9 ）、‘ 93版的“std_logic 具有9种不同的值：‘U’（初始值）、‘X’ （初始值）、 不定） ）、‘ （不定）、‘0’（强强度0）、‘1’（强强度1）、‘Z’（高阻）、‘W’ （强强度0 （强强度1）、‘ （高阻）、 弱不确定度）、 ）、‘ （弱强度0）、‘ （弱强度1）、‘ ( （弱不确定度）、‘L’（弱强度0）、‘H’（弱强度1）、‘-’(任意 项）。 14 信号的初始值对于模拟来说有用，但对于综合来说意义不大。 （4）信号的初始值对于模拟来说有用，但对于综合来说意义不大。
第2章 VHDL语言基础
End 实体名;
端口名
端口模式
数据类型
（2）ENTITY
端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块）
IN
OUT
BUFFER
INOUT
二输入与门电路设计范例
Library std; Use std.standard.all;
（4）CONFIGURATION定义区
定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名 ；
二输入与门电路设计范例
a c
b电Leabharlann 真值表abc
0
0
0
1
0
0
0
1
0
1
1
1
二输入与门电路设计范例
Architecture Na of and2 is
‘1’; 符号<=为信号直接赋值符。
End Na;
--结构体Na
Architecture Nb of and2 is
Begin
c <= a and b;
--and 为逻辑与操作
End Nb; --结构体Nb
Library ieee; Use ieee.std_logic_1164.all;
Entity half_adder is Port( x,y : in std_logic;sum,carry : out hlf_adder); End half_adder;
（4）CONFIGURATION定义区
一个完整VHDL电路设计必须有一个实体 和对应的结构体，即实体和结构体对构成一个 完整的VHDL设计。
VHDL语法入门
1.1 VHDL程序构件
配置说明
将具体的构造体分配给实体说明 示例
configuration conf1 of xor_gate is for data_flow end for; end conf1;
configuration conf2 of xor_gate is for structure end for; end conf1;
字符串
被双引号括起来的ASCII字符，如，“Hello”；
位串
被双引号括起来的数字序列，其前冠以基数说明符；如， B“0110_1111”，O“117”，X“FFE0”；
1.2 文法规则
文法格式
关键字、标识符：不区分大小写； 注释：‘--’，且只在该文本行有效； 分隔：‘；’为行分隔，VHDL的语句行可写在不同文本行
[端口说明；]
end [设计实体名] ；
1.1 VHDL程序构件
1.1 VHDL程序构件 IN
从外部输入至实体； 单向端口；
entity
1.1 VHDL程序构件 OUT
从实体输出至外部； 单向端口；
entity
1.1 VHDL程序构件 INOUT
可以从外部输入至实体； 也可以从实体输出至外部； 双向端口；
变量：
用于进程、子程序等模块的内部； 局部性数据对象；
1.3 数据对象及类型
例子：信号与变量
p2: process(a) variable tmp: integer:=1; begin tmp:=tmp*2; c2<=a+tmp; end process; end;
entity exmp1 is port(a: in Integer; b: out Integer); end; architecture behv of exmp1 is signal c1,c2: Integer; begin b<=c1+c2; p1: process(a) variable tmp: integer:=0; begin tmp:=tmp+1; c1<=a+tmp; end process;
VHDL词法基础
and_gate
buffer
8m_clk
data__bus
address_
clk_8m
behave
illegal%name
3
第2章 VHDL 词法基础
四、扩展标识符的命名规则
1、用反斜杠来界定。\adder\
2、允许包含图形符号和空格等。
3、两个反斜杠之间可以使用保留字。 4、两个反斜杠之间可以使用数字开头。 5、允许多个下划线相连。 6、区分大小写。 7、同名的扩展标识符和短标识符是不同。 8、如果含有反斜杠，应用两个相邻的反斜杠来代替。
（1）信号初始化时采用“: =‖，而在源程序中信号值的代入将采用代 入符“<=‖。 （2）信号可以连续赋值，其值在设计实体中可以改变，这一点与常量 不同。 （3）当没有被赋初值时，取默认值，即取该类型的最左值或最小值。 如：前面的第3个信号说明中，没有指定初始值，则信号 address_bus取默认值“UUUUUUUU‖，因为对于std_logic_vector(7 downto0)来说，“UUUUUUUU‖是它的最左值。 93版的“std_logic‖具有9种不同的值：‘U‘（初始值）、‘X‘ （不定）、‘0‘（强强度0）、‘1‘（强强度1）、‘Z‘（高阻）、‘W‘ （弱不确定度）、‘L‘（弱强度0）、‘H‘（弱强度1）、‘-‘(任意 项）。 14 （4）信号的初始值对于模拟来说有用，但对于综合来说意义不大。
1、短标识符：习惯上将VHDL-87标准中的标识符称为短标识符。
2
第2章 VHDL 词法基础
三、短标识符的命名规则
1、标识符主要由字母、数字以及下划线组成。 2、第一个字符必须是英文字母。 3、最后一个字符不能是下划线。 4、在标识符中不允许出现两个连续的下划线。
第03章 VHDL语法基础
VARIABLE tmp：STD_LOGIC
16
第3章 VHDL语法基础
BEGIN
tmp：=„0‟；
FOR i IN 0 TO 7 LOOP tmp：= tmp XOR a（i）；
END LOOP；
y <= tmp； END PROCESS；
END rtl；
17
第3章 VHDL语法基础
3、WHILE-LOOP语句
13
第3章 VHDL语法基础
三、LOOP语句
LOOP语句就是循环语句，它可以使包含的一组顺序语句 被循环执行，其执行的次数受迭代算法控制。在VHDL中常用 来描述迭代电路的行为。 1、单个LOOP语句 单个LOOP语句的书写格式如下： [标号:] LOOP 顺序语句
END LOOP[标号]；
14
第3章 VHDL语法基础
这种循环语句需引入其他控制语句（如EXIT）后才能确定， 否则为无限循环。其中的标号是可选的。 例如：
loop1：LOOP
WAIT UNTIL clk=„1‟； q <= d AFTER 2 ns；
END LOOP loop1；
2、FOR-LOOP语句 [标号：] FOR 循环变量 IN 离散范围 LOOP 顺序处理语句
LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY dff IS PORT（clk，d：IN STD_LOGIC；
q：OUT STD_LOGIC);
END dff；
ARCHITECTURE rtl OF dff IS BEGIN PROCESS (clk) BEGIN IF (clk‟EVENT AND clk=‟1‟) THEN q <= d; END IF; END PROCESS; END rtl; 3
VHDL语法简单总结
VHDL语法(yǔfǎ)简单总结VHDL语法简单(jiǎndān)总结VHDL语法(yǔfǎ)简单总结一个(yī ɡè)VHDL程序代码包含实体(shítǐ)（entity）、结构(jiégòu)体（architecture）、配置(pèizhì)（configuration）、程序包（package）、库（library）等。
一、数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPE my_integer IS RANGE -32 TO 32;–用户自定义的整数类型的子集TYPE student_grade IS RANGE 0 TO 100;–用户自定义的自然数类型的子集TYPE state IS (idle, forward, backward, stop);–枚举数据类型，常用于有限状态机的状态定义一般来说，枚举类型的数据自动按顺序依次编码。
2.子类型在原有已定义数据类型(lèixíng)上加一些约束条件，可以定义(dìngyì)该数据类型的子类型。
VHDL不允许不同类型的数据直接进行操作运算，而某个数据类型的子类型则可以和原有类型数据直接进行操作运算。
子类型定义使用(shǐyòng)SUBTYPE关键字。
3.数组(ARRAY)ARRAY是将相同数据类型的数据集合在一起(yīqǐ)形成的一种新的数据类型。
TYPE type_name IS ARRAY (specification) OF data_type;–定义新的数组类型(lèixíng)语法结构SIGNAL signal_name: type_name [:=initial_value];–使用新的数组类型对SIGNAL，CONSTANT, VARIABLE进行声明例如：TYPE delay_lines IS ARRAY (L-2 DOWNTO 0) OF SIGNED (W_IN-1 DOWNTO 0);–滤波器输入延迟链类型定义TYPE coeffs IS ARRAY (L-1 DOWNTO 0) OF SIGNED (W_COEF-1 DOWNTO 0);–滤波器系数(xìshù)类型定义SIGNAL delay_regs: delay_lines; –信号延迟(yánchí)寄存器声明CONSTANT coef: coeffs := ( ); –常量(chángliàng)系数声明并赋初值4.端口数组在定义电路的输入/输出端口时，有时需把端口定义为矢量阵列，而在ENTITY中不允许使用TYPE进行类型定义，所以(suǒyǐ)必须在包集(PACKAGE)中根据端口的具体信号特征建立用户自定义的数据类型，该数据类型可以供包括ENTITY在内的整个设计使用。
第3章VHDL基础
ain
u1 h_adder
d
h_adder
a
or2a c
cout
ain
A
co
A
co f b
bin
f_adder
cout
bin
B
so
e
B
so
u3sum cin来自sumcinu2
图3-9 全加器f_adder电路图及其实体模块
I113
3.3 全加器的VHDL描述
3.3.1 半加器描述
co
a
and2
b
so
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK)
BEGIN
IF rising_edge(CLK) -- 必须打开STD_LOGIC_1164程序包
THEN Q1 <= D ;
END IF;
END PROCESS ;
Q <= Q1 ;
--在此，赋值语句可以放在进程外，作为并行赋值语句
not
xnor2
a b so co
00
0
0
01
1
0
10
1
0
11
0
1
图3-10 半加器h_adder电路图及其真值表
3.3 全加器的VHDL描述
3.3.1 半加器描述
【例3-15】 LIBRARY IEEE;
--半加器描述(1)：布尔方程描述方法
USE IEEE.STD_LOGIC_1164.ALL;
3U短标识符 vHDL的短标识符遵守以F规则的字符序列： ([)有效字符：英文宁母(’al—”z“， fA’。’Zl)、数字(”o”—’9r) (2)必须以英义字蚂打头。 (3)下划线(”)的前后都必须有英文字母dZ数字。 (4)短标识符不区分大小4。
第3章VHDL语法基础
--设初始值
FOR I IN 1 DOWNTO 0 LOOP
IF (A(I)=‘1’ AND B(I)=‘0’) THEN
A_LESS _B<=FALSE；
EXIT；
ELSIF (A(I)=‘0’ AND B(I)=‘1’) THEN
A_LESS _B<=TRUE；
--A<B
EXIT；
ELSE NULL；
PROCESS(A) IS
BEGIN TMP <=‘0’；
FOR N IN 0 TO 7 LOOP
TMP <=TMP XOR A(N)；
END LOOP； Y<= TMP；
结果：
END PROCESS；
Y=‘0’— A含偶数个‘1’，
END ARCHITECTURE ART；
Y=‘1’— A含奇数个‘1’。
BEGIN
PROCESS(A，B，C) IS
VARIABLE N： BOOLEAN；
BEGIN
C
IF A THEN N:=B；
ELSE N:=C； END IF； OUTPUT <=N； END PROCESS；
A
OUTPUT
B
对应的硬件电路
END ARCHITECTURE ART；
例3： 由两个2选1多路选择器构成的电路逻辑描述如图所示， 其中，当P1和P2为高电平时下端的通道接通。
A
S2 S1
D C
Z B A
ARCHITECTURE ART OF MUX41 IS
SIGNA S ：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
S<=S1 & S2；
vhdl 基础语法
vhdl 基础语法VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字系统的行为和结构。
以下是VHDL的基础语法：1. 实体（Entity）：用于描述模块的接口和端口。
实体的语法如下：```entity entity_name isport (-- 输入端口input_name : in data_type;-- 输出端口output_name : out data_type);end entity_name;```2. 架构（Architecture）：用于描述模块的内部行为和逻辑。
架构的语法如下：```architecture architecture_name of entity_name issignal signal_name : data_type;begin-- 逻辑实现end architecture_name;```3. 信号（Signal）：用于在模块内部传递数据。
信号的语法如下：```signal signal_name : data_type;```4. 过程（Process）：用于描述模块的并发行为。
过程的语法如下：```process (sensitivity_list)begin-- 逻辑实现end process;```5. 语句（Statement）：用于描述模块的具体操作。
常见的语句包括：- 赋值语句：```signal_name <= value;```- 选择语句：```case expression iswhen value1 =>-- 逻辑实现1when value2 =>-- 逻辑实现2when others =>-- 默认逻辑实现end case;```- 循环语句：```for i in range loop-- 逻辑实现end loop;```这些是VHDL的基础语法，可以用于描述数字系统的行为和结构。
VHDL语法基础
EDA技术与VHDL
VHDL基础语法
§1 VHDL 概述
一、什么是VHDL？
VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
二、VHDL的历史
80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准，
元件例化语句
实体与结构体的关系：
一个设计实体可有多个结构体，代表实体 的多种实现方式。各个结构体的地位相同。 结构体1 结构体2 设计实体 结构体3
。
。 。
结构体n
结构体的语法：
architecture 结构体名称 of 实体名称 [说明语句] begin [功能描述语句]； end [architecture] 结构体名称； is
五、VHDL语言的一些基本特点：
VHDL语言由保留关键字组成。每条VHDL语句由一个分号 （；）结束； 语句结构描述中方括号‚[ ]”内的内容为可选内容。 对于VHDL的编译器和综合器来说，程序文字的大小写是 不加区分的。本书一般使用大写。 例外：‘ ’、‚ ‛所括的字符、字符串大小写意义有 别。 程序中的注释使用双横线‚--”。在VHDL程序的任何一行 中，双横线‚--”后的文字都不参加编译和综合。 为了便于程序的阅读与调试，书写和输入程序时，使用 层次缩进格式，同一层次的对齐，低层次比较高层次缩 进两个字符。 EDA软件要求源程序文件的名字与实体名必须一致，因此 为了使同一个VHDL源程序文件能适应各个EDA开发软件上 的使用要求，建议各个源程序文件的命名均与其实体名 一致。
端口名是设计者为实体的每一个对外通道所取的 名字；端口模式是指这些通道上的数据流动方 式，如输入或输出等； 其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。
VHDL基础语法
§1 VHDL 概述
一、什么是VHDL？
VHDL： VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
二、VHDL的历史
80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准，
元件例化语句
实体与结构体的关系：
一个设计实体可有多个结构体，代表实体 的多种实现方式。各个结构体的地位相同。 结构体1 结构体2 设计实体 结构体3
。
。 。
结构体n
结构体的语法：
architecture 结构体名称 of 实体名称 [说明语句] begin [功能描述语句]； end [architecture] 结构体名称； is
五、VHDL语言的一些基本特点：
VHDL语言由保留关键字组成。每条VHDL语句由一个分号 （；）结束； 语句结构描述中方括号‚[ ]”内的内容为可选内容。 对于VHDL的编译器和综合器来说，程序文字的大小写是 不加区分的。本书一般使用大写。 例外：‘ ’、‚ ‛所括的字符、字符串大小写意义有 别。 程序中的注释使用双横线‚--”。在VHDL程序的任何一行 中，双横线‚--”后的文字都不参加编译和综合。 为了便于程序的阅读与调试，书写和输入程序时，使用 层次缩进格式，同一层次的对齐，低层次比较高层次缩 进两个字符。 EDA软件要求源程序文件的名字与实体名必须一致，因此 为了使同一个VHDL源程序文件能适应各个EDA开发软件上 的使用要求，建议各个源程序文件的命名均与其实体名 一致。
端口名是设计者为实体的每一个对外通道所取的 名字；端口模式是指这些通道上的数据流动方 式，如输入或输出等； 其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。
VHDL语法基础
PROT(A，B：IN STD_LOGIC； CO，SO：OUT STD_LOGIC)；
END ENTITY H_ADDER； -- 实体H_ADDER的结构体ART2的说明 ARCHITECTURE ART2 OF H_ADDER IS
BEGIN SO<=(A OR B) AND (A NAND B)； CO<=NOT (A NAND B)； END ARCHITECTURE ART2；
(5) VHDL对设计的描述具有相对独立性。设计者可以不 懂硬件的结构，也不必管最终设计的目标器件是什么，而进行 独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬 件结构无关，所以VHDL设计程序的硬件实现目标器件有广阔 的选择范围，其中包括各种系列的CPLD、FPGA及各种门阵列 器件。
END ARCHITECTURE ART3；
3. 说明及分析
(1) 整 个 设 计 包 括 三 个 设 计 实 体 ， 分 别 为 OR2 、 H_ADDER和Ｆ_ADDER，其中实体F_ADDER为顶层实体。 三个设计实体均包括三个组成部分：库、程序包使用说明，实 体说明和结构体说明。这三个设计实体既可以作为一个整体进 行编译、综合与存档，也可以各自进行独立编译、独立综合与 存档，或被其他的电路系统所调用。
COMPONENT OR2 PORT(A，B：IN STD_LOGIC； C： OUT STD_LOGIC)；
END COMPONENT； SIGNAL D，E，F：STD_LOGIC； --元件连接说明
BEGIN U1：H_ADDER PORT MAP(A=>AIN，B=>BIN，CO=>D，SO=>E)； U2：H_ADDER PORT MAP(A=>E，B=>CIN，CO=>F，SO=>SUM)； U3：OR2 PORT MAP(A=>D，B=>F，C=>COUT)；
END ENTITY H_ADDER； -- 实体H_ADDER的结构体ART2的说明 ARCHITECTURE ART2 OF H_ADDER IS
BEGIN SO<=(A OR B) AND (A NAND B)； CO<=NOT (A NAND B)； END ARCHITECTURE ART2；
(5) VHDL对设计的描述具有相对独立性。设计者可以不 懂硬件的结构，也不必管最终设计的目标器件是什么，而进行 独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬 件结构无关，所以VHDL设计程序的硬件实现目标器件有广阔 的选择范围，其中包括各种系列的CPLD、FPGA及各种门阵列 器件。
END ARCHITECTURE ART3；
3. 说明及分析
(1) 整 个 设 计 包 括 三 个 设 计 实 体 ， 分 别 为 OR2 、 H_ADDER和Ｆ_ADDER，其中实体F_ADDER为顶层实体。 三个设计实体均包括三个组成部分：库、程序包使用说明，实 体说明和结构体说明。这三个设计实体既可以作为一个整体进 行编译、综合与存档，也可以各自进行独立编译、独立综合与 存档，或被其他的电路系统所调用。
COMPONENT OR2 PORT(A，B：IN STD_LOGIC； C： OUT STD_LOGIC)；
END COMPONENT； SIGNAL D，E，F：STD_LOGIC； --元件连接说明
BEGIN U1：H_ADDER PORT MAP(A=>AIN，B=>BIN，CO=>D，SO=>E)； U2：H_ADDER PORT MAP(A=>E，B=>CIN，CO=>F，SO=>SUM)； U3：OR2 PORT MAP(A=>D，B=>F，C=>COUT)；
VHDL程序设计教程 第2章 VHDL语言的词法基础
| [ ] ? @ => ** := /= >= <= <> ?? ?= ?/= ?< ?<= ?> ?>= << >>
2020/7/3
山东大学 曾繁泰
18
标识符表示法
标识符用于命名实体、结构体、信号和变量等。标识符包
括基本标识符和扩展标识符。
1. 基本标识符 （1）基本标识符只能由大、小写英文字母、数字（0~9）和
TYPE 数据名 IS 数据类型定义；
举例如下：Leabharlann TYPE A IS RANGE 0 TO 15；
--自定义的整数类型
TYPE STATS IS ARRAY (0 TO 31) OF STD_LOGIC；--STD_LOGIC是VHDL中预定义的数据 类型
SUBTYPE语句的规范格式如下：
SUBTYPE 子类型名 IS [分辨指示] 数据类型 [约束范围]；
山东大学 曾繁泰
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常量
常量（Constant）在VHDL程序中一经声明后就不再变化。常量是全局 量，可以在实体、结构体、程序包、块、进程和子程序的声明区域中 声明。常量声明的一般格式为：
CONSTANT 常量名列表：数据类型[:＝表达式]；
常量声明举例：
CONSTANT width：integer:＝8；
都不相同。
2020/7/3
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保留字
VHDL语言中的保留字不可以用于标识符的命名中。VHDL的 保留字列表见课本P18
2020/7/3
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注释符表示法
为了保证VHDL程序的可读性，可以为程序添加注释。注释不 是设计描述的有效部分，编译后存入数据库中的部分不含 注释部分。
2020/7/3
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标识符表示法
标识符用于命名实体、结构体、信号和变量等。标识符包
括基本标识符和扩展标识符。
1. 基本标识符 （1）基本标识符只能由大、小写英文字母、数字（0~9）和
TYPE 数据名 IS 数据类型定义；
举例如下：Leabharlann TYPE A IS RANGE 0 TO 15；
--自定义的整数类型
TYPE STATS IS ARRAY (0 TO 31) OF STD_LOGIC；--STD_LOGIC是VHDL中预定义的数据 类型
SUBTYPE语句的规范格式如下：
SUBTYPE 子类型名 IS [分辨指示] 数据类型 [约束范围]；
山东大学 曾繁泰
4
常量
常量（Constant）在VHDL程序中一经声明后就不再变化。常量是全局 量，可以在实体、结构体、程序包、块、进程和子程序的声明区域中 声明。常量声明的一般格式为：
CONSTANT 常量名列表：数据类型[:＝表达式]；
常量声明举例：
CONSTANT width：integer:＝8；
都不相同。
2020/7/3
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20
保留字
VHDL语言中的保留字不可以用于标识符的命名中。VHDL的 保留字列表见课本P18
2020/7/3
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21
注释符表示法
为了保证VHDL程序的可读性，可以为程序添加注释。注释不 是设计描述的有效部分，编译后存入数据库中的部分不含 注释部分。
vhdl基本语法(简略共34页)精编版
VHDL硬件描述语言1.1 VHDL概述1.1.1 VHDL的特点VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原语句，如if语句、子程序和函数等，便于阅读和应用。
具体特点如下：1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下（top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。
2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数据传送。
利用单元（componet）、块（block）、过程（procure）和函数（function）等语句，用结构化层次化的描述方法，使复杂电路的设计更加简便。
采用包的概念，便于标准设计文档资料的保存和广泛使用。
3. VHDL语言有常数、信号和变量三种数据对象，每一个数据对象都要指定数据类型，VHDL的数据类型丰富，有数值数据类型和逻辑数据类型，有位型和位向量型。
既支持预定义的数据类型，又支持自定义的数据类型，其定义的数据类型具有明确的物理意义，VHDL是强类型语言。
4. 数字系统有组合电路和时序电路，时序电路又分为同步和异步，电路的动作行为有并行和串行动作，VHDL语言常用语句分为并行语句和顺序语句，完全能够描述复杂的电路结构和行为状态。
1.1.2 VHDL语言的基本结构VHDL语言是数字电路的硬件描述语言，在语句结构上吸取了Fortran和C等计算机高级语言的语句，如IF语句、循环语句、函数和子程序等，只要具备高级语言的编程技能和数字逻辑电路的设计基础，就可以在较短的时间内学会VHDL语言。
但是VHDL毕竟是一种描述数字电路的工业标准语言，该种语言的标识符号、数据类型、数据对象以及描述各种电路的语句形式和程序结构等方面具有特殊的规定，如果一开始就介绍它的语法规定，会使初学者感到枯燥无味，不得要领。
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● 2.2.2 变量（VARIABLE） 变量是暂存数据的量。 变量说明语句的格式是： VARIABLE 变量名{，变量名}：数据类型 [：=初始值]； 例如： VARIABLE count: INTEGER RANGE 0 TO 99 : =0 VARIABLES result： std_logic:＝'0'；—变量赋初值 VARIABLES x，y，z ： integer； VARIABLES count： integer range 0 TO 255 :＝10； 变量赋值语句格式为： 目标变量名 ：= 表达式；
赋值语句中的表达式必须与目标变量具有相同的数据类型。
● 变量的使用规则 变量是一个 局部量 ，它只用于进程和子程序。变量必须 在进程或子程序的说明区域中加以说明。 变量赋值是 直接的、非预设的 ，它在某一时刻仅包含一 个值。变量的赋值立即生效，不存在延时行为。 变量常用在实现某种运算的赋值语句中。变量赋值和初始 化赋值符号用“:＝”表示。 变量不能用 常量所赋值和定义的数据类型应一致。
常量一旦赋值就不能再改变。若要改变常量值，必须要 改变设计，改变实体中的常量说明，然后重新编译。 常量必须在程序包、实体、结构体或进程的说明区域中 对常量的标识符、类型、常量值进行指定。定义在程序包中 的常量由所在的实体或结构体调用。定义在实体内的常量仅 在实体内使用，定义在进程内的常量仅在进程内使用。
--只能是字母、数字、下划线
--不能有连续两个下划线 --关键字（保留字）不能用于标识符 --最后字符不能是下划线
2.1.2 扩展标识符
扩展标识符规则：
扩展标识符是VHDL’93版增加的标识符书写规则： (1) 扩展标识符用反斜杠来定界。例如：\multi_screens\， \eda_centrol\等都是合法的扩展标识符。 (2) 允许包含图形符号、空格符。例如：\mode A, \$100\, \p%name\等。 (3) 反斜杠之间的字符可以用保留字。例如： \buffer\, \entity\, \end\等。 (4) 扩展标识符的界定符两个斜杠之间可以用数字打头。如： \100$\， \2chip\， \4screens\等。 (5) 扩展标识符中允许多个下划线相连。例如： \Four_screens\， \TWO_Computer_sharptor\等。 (6) 扩展标识符区分大小写。例如: \EDA\ 与\eda\不同。 (7) 扩展标识符与短标识符不同。例如:\COMPUTER\ 与 Computer不同。
第2章 VHDL词法基础
2.1 标识符 2.2 数据对象 2.3 数据类型 2.4 类型转换
2.5 词法单元
2.6 运算符与操作符 2.7 属性
2.1 标识符
标识符规则是 VHDL 语言中符号书写的一般规则。 不仅对电子系统设计工程师是一个约束，同时也为 各种各样的EDA工具提供了标准的书写规范，使之 在综合仿真过程中不生产生歧义，易于仿真。
2.2 数据对象
在VHDL中，凡是可以赋予一个值的客体称为数据对象。常 用的数据对象为常量、变量 、信号和文件，其中文件类型是 VHDL’93标准中新通过的。 对象说明的一般书写格式为： 对象类别 标识符表：子类型标识[:＝ 初值]； 对象说明举例： CONSTANT T1，T2：time :＝30ns，--常量说明 VARIABLE SUM：read； --变量说明 SIGNAL CLOCK：bit； --信号说明 FILE input：Text IS IN “STD_INPUT” --文件说明
VHDL语言有两个标准版： VHDL’87版和VHDL’93 版。VHDL’87版的标识符语法规则经过扩展后，形 成了VHDL’93版的标识符语法规则。前一部分称为 短标识符，扩展部分称为扩展标识符。VHDL’93版 含有短标识符和扩展标识符两部分。
2.1.1 短标识符
短标识符规则：
短标识符由字母、数字以及下划线字符组成，且具有以下特 征要求： ● 第一个字符必须是字母； ● 最后一个字符不能是下划线； ● 不允许连续两个下划线； ● 在标识符中大、小写字母是等效的。
2.2.1 常量
● 常量（CONSTANT）
常量是指在设计描述中不会变化的值。在VHDL描述中，一般
用常量名代替数值。 常量说明语句的一般格式为： CONSTANT 常量名{，常量名}：数据类型 ：= 取值； 例：8位寄存器宽度指定： CONSTANT width：integer:＝8； 设计实体的电源供电电压指定： CONSTANT vcc：real:＝5.0； 某一模块信号输入/输出的延迟时间： CONSTANT delay：time:＝100ns；
● VHDL中的注释文字一律为 2个连续的连接线“ --‖，可以出 现在任一语句后面，也可以出现在独立行；
● VHDL的保留字（关键字）不能用于标识符；
例如：如下标识符是合法的： tx_clk Three_state_Enable sel7D HIT_1124 如下标识符是非法的： _ tx_clk 8B10B large#number link_ _bar select rx_clk_ --标识符必须起始于字母
对象的赋值规则： 信号和变量可以连续的赋于不同的值。 常量只在它被说明时赋值，在整个器件 工作期间值不变化。试图对常量多次赋 值是错误的。 文件可以用参数向子程序传递数据，通 过子程序对文件进行读和写操作。文件 不可以通过赋值来更新文件的内容，文 件参数没有模式。
可用函数调用的方法给对象赋初值。 例如： CONSTANT Bus－number：Integer :＝My_function(True，6)； 如果在同一个对象说明语句中，对多个同一类型的对象指定初 始值，则多个对象同时取得了这一指定值。 信号和变量的默认值。当信号和变量没有指定初始值或没有给 信号变量赋值时，即信号和变量的值在对象说明语句中默认时， 信号变量的取值称为默认值。一般地，若变量为字符型变量则 取最大值；若变量、信号为数值型变量，则取初始值，默认值 为‘0’