高速串行RapidIO下3.125Gbps CDR中相位插值器的设计
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用于CDR电路的相位插值选择电路设计页数:3
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相位插值型CDR设计页数:78
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VPX总线及产品介绍
VPX总线及产品介绍2011-12-16 15:12:35| 分类：默认分类| 标签：|字号大中小订阅1 VPX系统技术特点本系统基于当前最新的高速串行总线：VPX总线，结合PowerPC处理器强大的信号处理与协同运算功能，组建高性能并行计算平台。
< xmlnamespace prefix ="o" ns ="urn:schemas-microsoft-com:office:office" />VPX总线系统包括：VPX信号处理板（VPX-460）,VPX单板计算机（VPX-SIC1100）,5槽VPX机箱。
本系统的计算引擎由一块VPX单板计算机与一块VPX信号处理板组成，包含4个PowerPC 8641D处理器，1个PowerPC 8640D处理器，每个处理器含2个e600核，这样由10颗处理器核共同构成并行计算平台。
8641D处理器的e600内核和Altivec单元基于7448处理器设计，提供1MB的2级缓存。
用户现有的C，汇编和Altivec代码不需要任何修改就可以运行。
1GHz双核版本的8641D可以提供高达16GFLOPS的计算能力。
本系统包含5个PowerPC 处理器，系统峰值运算能力可以达到80GFlops。
VPX系统采用Vxworks嵌入式实时操作系统，任务管理与调度时间可以控制到毫秒甚至微妙级，这从根本上保证了系统的实时处理。
2 VPX总线介绍本系统采用的VPX总线，是高速串行总线技术的最新标准，代表了目前总线技术的发展方向。
2.1 应用串行总线的必要性PCI/CPCI和VME是当前应用最为广泛的工业总线标准，这两种总线都属于并行总线，其主要特点为：采用多条信号线分别传输数据、地址及控制信号；统一总线段上所有设备分时共享总线带宽。
此种并行传输技术曾经是提高数据传输率的主要手段，但是，进一步发展却遇到了障碍。
首先，由于并行传送方式的前提是用同一时序传播信号，用同一时序接收信号，而过分提升时钟频率将难以让数据传送的时序与时钟合拍，布线长度稍有差异，数据就会以与时钟不同的时序送达。
FPGA芯片介绍
Arria II GX FPGA器件高无忌2012511009Arria®II 器件系列专为易操作性而设计。
经过成本优化的40-nm 器件系列体系结构具有低功耗、可编程逻辑引擎、以及一体化的收发器和I/O 等特性。
像PhyscialInterface for PCIExpress®(PCIe®)、Ethernet 和DDR3 存储器这样的公共接口在您的设计中可以很容易地通过Quartus®II 软件、SOPC Builder 设计软件以及Altera 所提供的多种硬/ 软知识产权(IP) 解决方案来实现。
对于要求收发器运行在高达6.375 Gbps的应用程序设计而言，Arria II GX FPGA 器件系列能够使设计变得更快更容易。
Arria II GX FPGA器件特性Arria II GX FPGA器件的关键特性如下：■40-nm 低功耗FPGA 引擎■自适应逻辑模块(ALM) 实现了业界最高的逻辑效率■八输入分段查找表(LUT)■存储器逻辑阵列模块(MLAB)，用于小型FIFO 的有效实现■高达550 MHz 的高性能数字信号处理(DSP)■可配置成9 x 9 位、12 x 12 位、18 x 18 位和36 x 36 位全精度乘法器，以及18 x 36 位高精度乘法器■硬编码的加法器、减法器、累加器和求和功能■通过Altera 的MATLAB 和DSP Builder 软件实现的完全集成的设计流程■最大系统带宽■多达24个基于全双工时钟数据恢复(CDR)的收发器，支持600 Mbps到6.375 Gbps的数据速率■专用电路，支持用于常用串行协议的物理层功能，这些串行协议包括：PCIeGen1 与PCIe Gen2、Gbps Ethernet、Serial RapidIO®(SRIO)、通用公共无线电接口(CPRI)、OBSAI、SD/HD/3G/ASI 串行数字接口(SDI), XAUI 和ReducedXAUI(RXAUI)、HiGig/HiGig+、SATA/ 串行附加SCSI(SAS)、GPON、SerialLite II、光纤通道、SONET/SDH、Interlaken、串行数据转换器(JESD204) 和SFI-5。
(完整版)TMS320C6455高速SRIO接口设计
TMS320C6455高速SRIO接口设计引言数字信号处理技术已广泛应用于通信、雷达、声纳、遥感、图形图像处理和语音处理等领域。
随着现代科技的发展，尤其是半导体工艺的进入深亚微米时代，新的功能强劲的高性能数字信号处理器(DSP)也相继推出，如ADI（美国模拟器件）公司的TigerSHARC系列和TI（德州仪器）公司的C6000系列，但是，要实现对运算量和实时性要求越来越高的DSP 算法，如对基于分数阶傅立叶变换的Chirp信号检测与估计，合成孔径雷达(SAR)成像，高频地波雷达中的自适应滤波和自适应波束形成等算法，单片DSP 仍然显得力不从心。
这些挑战主要涉及两个主题：一是计算能力，指设备、板卡和系统中分别可用的处理资源。
采用多DSP、多FPGA系统，将是提高运算能力的一个有效途径。
二是连接性，从本质上说就是实现不同设备、板卡和系统之间的“快速”数据转移。
对于一些复杂的信息系统，对海量数据传输的实时性提出了苛刻的要求，多DSP之间、DSP与高速AD采集系统、DSP与FPGA间的高速数据传输，是影响信号处理流程的主要瓶颈之一。
TI公司最新推出的高性能TMS320C6455（下文称C6455）处理器，具有高速运算能力的同时集成了高速串行接口SRIO，方便多DSP以及DSP与FPGA之间的数据传输，在一定程度上满足了高速实时处理和传输的要求。
本文在多DSP+FPGA通用信号处理平台的基础上，深入研究了多DSP间，DSP与FPGA间的SRIO 的数据通信和加载技术的软硬件设计与实现。
这些技术包括了目前SRIO接口的各种应用方式，可作为SRIO接口及C6455开发提供参考[1-3]。
1 C6455特性及SRIO标准介绍C6455是目前单片处理能力最强的新型高性能定点DSP，它是TI 公司基于第三代先进VeloviTI VLIW(超长指令字)结构开发出来的新产品。
最高主频为1.2GHz，16位定点处理能力为9600MMAC/s。
以太网、PCIe和RapidIO的比较
以太网、PCIe和R apidI O的比较虽然在嵌入式系统中有许多连接元件的方法，但最主要的还是以太网、PCI Expres s和Rap idIO这三种高速串行标准。
所有这三种标准都使用相似的串行解串器(SerDes)技术，它们提供的吞吐量和时延性能都要超过宽的并行总线技术。
随着这些标准的不断发展，今后的趋势将是采用通用SerDe s 技术。
这意味着这些协议提供的原始带宽不会有明显的差异。
相反，每种协议的用途将取决于如何使用带宽。
大多数设计人员都很熟悉基本的以太网协议特征。
以太网是一种'尽力而为'的数据包传送方式。
在以太网物理层上建立的软件协议，如TCP/IP，需要提供信息的可靠传输，因为基于以太网的系统一般在网络层执行流量控制，而不是在物理层。
一般基于以太网的系统带宽都要超配20%到70%。
因此以太网最适合高时延的设备间应用，或带宽要求较低的板上/板间应用。
相反，PCI Expres s(PCIe)针对板上互连的数据包可靠传送作了优化，这种场合的典型时延在毫秒数量级。
PCIe协议交换的是事务处理层数据包(TLP)，如读和写，以及被称为数据链路层数据包(DLLP)的少量特殊链路信息。
DLLP用于链路管理功能，包括物理层的流量控制。
PCIe后向兼容传统的PCI和P CI-X器件，这些器件认为处理器位于总线层的顶部，因此PCIe具有能够充分利用与P CI 相关的软件和硬件知识产权的优势。
正如后文要讨论的那样，传统PCI总线对交换式PCIe协议有很大的约束。
RapidI O技术则针对嵌入式系统作了优化，尤其是那些要求多处理单元合作的嵌入式系统。
与PCIe一样，RapidI O协议交换的是数据包和被称为控制符的少量特殊链路信息。
RapidIO控制器的CRC模块设计
ｄ ｓｇ ｓ ａ ｎ ｗ ｅ ｉ ｎ ｅ ＣＲＣ ｍｏｄ ｌ ｔ ｏ ｒ ＣＲＣＩ ｅ ｅ ａ ｏ ｓ ｗｈ ｃ ｒ ｔ ｅ ｓ ｎ ｅ ｔｍｅ Ｔｈ ｅ ＣＲＣ ｄ ｌ ａ ｕ ｐ ｔｔ ｅ ｃ ｅ ｋ ｃ ｅ ａ ｅ ｄ ｏ ｕ ｅ ｗｉ ｆ ｕ ｈ ６ｇ ｎ ｒ ｔｒ， ｉ ｈ ｗｏ ｋ ａ ａ ｌ ｉ ． ｅ ｎ ｗ ｈ ｔ ｍｏ ｕ ｅ Ｃ ｎ ｏ ｔ ｕ ｈ ｃ ｏｄ ｈ ａ ｆ ｈ ｔ ｅ ｐ ｅ ｉ ｕ ｒ ｏ ｎ ｙ ｌ ． ｓ ｌｓｏ ｏ ｒｅ ａ ｕ ｔｏ ｈ ｗ ｈａ ｏ ｈ ｒ ｖ ｏ ｓｗｏ ｋ ｆ ｒｏ ｅ ｃ ｃ ｅ Ｒｅ ｕ ｔ ｆｐ ｗｅ ｖ ｌ ａ ｎ ｓ ｏ ｔ ｔｃ ｍｐａ ｅ ｔ ｅ ｐ ｅ ｉ ｓｗｏ ｋ ｔ ｅ ｎ ｍｂ ｒｏｆｌ ｇ ｃ ｌｇ ｔ ｓ ｔ ｅ ａ ｅ ， ｎ ｉ ｒ ｄ ｗｉ ｔ ｒ ｖ ｏｕ ｒ ｈ ｕ ｈ ｈ ｅ ｏ ｉａ ａ ｅ ， ｈ ａ ａ ｄ ｒ
码生成后再参与运算 ，导致生成这 ２个 Ｃ Ｃ需要 ２个时钟 Ｒ
模块 。 对该模块进行功耗评估 ， 果表明 ， 结 与原结构相 比， 该模块能提前 １ 个时钟周期输出校验值 ， 逻辑门数减少 １． 面积 减少 １ ． ， ０ ％， ８ ８％ ９
功耗降低 ２ ．％。 ５３ 关健 诃 ：Ｒ ｐｄＯ 控制器 ；循环冗余码 ；ＣＲ ａ ｉｌ Ｃ生成器 ；嵌入式系统
１ 概述
Ｒ ｐｄＯ 技 术作为一种新型 的传输数据标准 方法 ，在 嵌 ａｉｌ 入式系统中被逐步采用…。 为实现可 靠传输 ， ａ ｉｌ Ｒ ｐｄＯ控制器
余数为 ０ ，则说 明传输 中无错误发 生，否则说明传输有误 。
２２ Ｒａ ｉｌ ． ｐｄＯ控 倒器 Ｃ ＲＣ生成 方法 Ｒ ｐｄＯ 控制器 为每 一个 数据 包生成一个 １ ａｉＩ ６位 Ｃ Ｃ校 Ｒ 验码（ ＝１ ） ｒ ６ ，使 用的生成 多项 式 Ｇ（） 为国际 电信联盟（ Ｕ） Ｉ Ｔ 多项式 Ｘ Ｘ ＋ ＋Ｘ ＋１ ，在数据包的开始处 Ｃ Ｃ校验码的 Ｒ 初始值为 ０ Ｆ Ｆ 。 ｘ Ｆ Ｆ Ｒ ｐｄＯ 协议规定对 除 Ｃ Ｃ 校验码外 长度少于或等于 ａｉｌ Ｒ ８ ｙｅ的包 ， ０Ｂ ｔ 在包尾 附加一个单独 的 Ｃ Ｃ校验码 ； Ｒ 对除 Ｃ Ｃ Ｒ 校验码外长度大于 ８ ｙｅ的包 ，在前 ８ ｙｅ后 附加 １个 ０Ｂ ｔｓｔａ ｅＲ ｐｄＯ ｃｎｒｌ ｒｗ ｔ ｎ ｙ ｌ ｅ ｕ ｄ ｎｙＣ ｄ （ Ｃ） ｉ ｃｅｓ ｅａｅ ｎ ｏ ｒｔｉｐ ｐ ｒ Ａｂ ｔ ｃ］Ｆ ｒｈ ｒｂｅ ｔ ａ ｉｌ ｏ ｔ ｌ ｉ ｍａｙＣ ｃｉ Ｒ ｄ ｎ ａ ｃ ｏ ｅＣＲ ｗ ｌｉ ｒａｅｔ ｒａａ ｄｐ ｗｅ，ｈｓ ａｅ ｒ ｔ ｈ ｔ ｈ ｏｅ ｈ ｃ ｌｎ ｈ
码生成后再参与运算 ，导致生成这 ２个 Ｃ Ｃ需要 ２个时钟 Ｒ
模块 。 对该模块进行功耗评估 ， 果表明 ， 结 与原结构相 比， 该模块能提前 １ 个时钟周期输出校验值 ， 逻辑门数减少 １． 面积 减少 １ ． ， ０ ％， ８ ８％ ９
功耗降低 ２ ．％。 ５３ 关健 诃 ：Ｒ ｐｄＯ 控制器 ；循环冗余码 ；ＣＲ ａ ｉｌ Ｃ生成器 ；嵌入式系统
１ 概述
Ｒ ｐｄＯ 技 术作为一种新型 的传输数据标准 方法 ，在 嵌 ａｉｌ 入式系统中被逐步采用…。 为实现可 靠传输 ， ａ ｉｌ Ｒ ｐｄＯ控制器
余数为 ０ ，则说 明传输 中无错误发 生，否则说明传输有误 。
２２ Ｒａ ｉｌ ． ｐｄＯ控 倒器 Ｃ ＲＣ生成 方法 Ｒ ｐｄＯ 控制器 为每 一个 数据 包生成一个 １ ａｉＩ ６位 Ｃ Ｃ校 Ｒ 验码（ ＝１ ） ｒ ６ ，使 用的生成 多项 式 Ｇ（） 为国际 电信联盟（ Ｕ） Ｉ Ｔ 多项式 Ｘ Ｘ ＋ ＋Ｘ ＋１ ，在数据包的开始处 Ｃ Ｃ校验码的 Ｒ 初始值为 ０ Ｆ Ｆ 。 ｘ Ｆ Ｆ Ｒ ｐｄＯ 协议规定对 除 Ｃ Ｃ 校验码外 长度少于或等于 ａｉｌ Ｒ ８ ｙｅ的包 ， ０Ｂ ｔ 在包尾 附加一个单独 的 Ｃ Ｃ校验码 ； Ｒ 对除 Ｃ Ｃ Ｒ 校验码外长度大于 ８ ｙｅ的包 ，在前 ８ ｙｅ后 附加 １个 ０Ｂ ｔｓｔａ ｅＲ ｐｄＯ ｃｎｒｌ ｒｗ ｔ ｎ ｙ ｌ ｅ ｕ ｄ ｎｙＣ ｄ （ Ｃ） ｉ ｃｅｓ ｅａｅ ｎ ｏ ｒｔｉｐ ｐ ｒ Ａｂ ｔ ｃ］Ｆ ｒｈ ｒｂｅ ｔ ａ ｉｌ ｏ ｔ ｌ ｉ ｍａｙＣ ｃｉ Ｒ ｄ ｎ ａ ｃ ｏ ｅＣＲ ｗ ｌｉ ｒａｅｔ ｒａａ ｄｐ ｗｅ，ｈｓ ａｅ ｒ ｔ ｈ ｔ ｈ ｏｅ ｈ ｃ ｌｎ ｈ
相位插值器的作用
相位插值器的作用相位插值器（Phase interpolator）是一种用来对输入信号进行插值的电路或算法。
它主要用于图像处理、数字通信、信号调制、时钟恢复等领域。
相位插值器的作用是通过对输入信号的相位进行插值，生成一个输出信号，使得输出信号与输入信号的相位差精确控制在一些指定的范围内。
在数字通信中，相位插值器常用于时钟恢复。
时钟恢复是接收端通过利用已知的输入信号的时钟信号进行采样，使得接收端的时钟信号能够与发送端的时钟信号同步。
当接收端的时钟信号与发送端时钟信号频率不完全一致、存在漂移时，需要通过相位插值器来对接收信号的相位进行调整，从而实现时钟恢复。
在图像处理中，相位插值器常用于图像的放大或缩小。
当对图像进行放大时，需要通过对原始图像的像素进行插值，生成更多的像素点，从而增加图像的分辨率。
相位插值器可以根据原始图像中的像素点的相位信息，生成新的像素点的相位信息，然后再通过插值算法来计算新的像素点的灰度值。
同样地，当对图像进行缩小时，也可以利用相位插值器来计算新的像素点的相位信息，从而保持图像的质量。
在信号调制中，相位插值器常用于生成调制信号。
调制信号是一种将输入信号的信息转移到载波上的信号，常用于无线通信系统中。
相位插值器可以通过对输入信号的相位进行插值，生成调制信号的相位信息，从而实现调制。
常见的相位插值器的实现方式有模拟电路和数字电路两种。
模拟电路一般利用锁相环（PLL）或延迟锁定环（DLL）等电路来实现相位插值。
数字电路则通过使用数学算法，如插值滤波器等来实现相位插值。
相位插值器的性能主要取决于插值算法的准确性和计算速度。
常见的插值算法包括线性插值、多项式插值、样条插值等。
线性插值是相对简单和快速的算法，但对于一些应用场景来说，精确度可能不够。
多项式插值和样条插值相对复杂，但准确性更高。
除了插值算法之外，还有一些提高相位插值器性能的技术，如自适应插值、多通道插值等。
总之，相位插值器在图像处理、数字通信等领域中起到了至关重要的作用。
Nios_下的Lvds高速串行接口IP设计与实现
2010年 第10期仪表技术与传感器Instru m ent T echni queand Senso r 2010 N o 10基金项目:国家自然科学重大基金项目(10890095);东莞市2006年科技计划项目(第2批序号11)收稿日期:2010-03-18 收修改稿日期:2010-05-22N ios-II 下的Lvds 高速串行接口I P 设计与实现胡 胜,宋 跃,雷瑞庭,李 君(东莞理工学院,广东东莞 523808)摘要:介绍了N i os-II 处理器的外设I P 的设计方法,详细介绍了一种可用于多片FPGA 板间通信的自定义高速串行接口IP 的设计,该IP 采用主、从结构,使用L vds 接口进行底层串行数据的高速传输,同时给出了相关的驱动程序的编写方法。
实验表明,该IP 可被无缝整合到各种形式的SOPC 嵌入式系统中。
关键词:N ios-II ;IP 设计;串行数据接口;L vds ;FPGA /S O PC ;V er il og中图分类号:T P274 文献标识码:A 文章编号:1002-1841(2010)10-0054-03IP Desi gn and R ealization of L vdsH igh speed Serial Interface Based on N i os -IIHU Sheng ,SONG Y ue ,LEI Ru i ti ng ,L I J un(Dongguan Un i versity of Techno l ogy ,Dongguan 523808,Ch ina)Ab stract :T he desi gn me t hod o f the per i phera l IP based on N i os-II processo r w as i ntroduced .IP desi gn of h i gh speed ser i a l i nter f ace i n m aster slave structure was i ntroduced in deta i,l wh ich cou l d be used i n co mm un i ca tion i n mo re pieces of FPGA board ,i n wh i ch Lvds i n terface w as used for high speed se rial da ta trans m i ssi on i n bo ttom lay er .The dri v er s w riti ng m ethod was also g i v en .Expe ri m en ts showed tha t th i s IP cou l d be sea m l essl y i n teg ra ted i nto var i ous for m s o f the SOPC embedded syste m s .K ey w ords :N i os-II ;IP des i gn ;se rial data connec tion ;L vds ;FPGA /S O PC ;V er il og 0 引言随着电子技术的发展,各种电子系统集成度和复杂程度越来越高,往往需要实现多块子系统板之间的互连和数据交换。
DSP中的串行RapidIO总线
引言随着社会信息交流需求的急剧增加、个人移动通信的迅速普及，频谱已成为越来越宝贵的资源。
天线技术采用空分复用（SDMA），利用在信号传播方向上的差别，将同频率、同时隙的信号区分开来。
它可以成倍地扩展通信容量，并和其他复用技术相结合，最大限度地利用有限的频谱资源。
另外在移动通信中，由于复杂的地形、建筑物结构对电波传播的影响，大量用户间的相互影响，产生时延扩散、瑞利衰落、多径、共信道干扰等，使通信质量受到严重影响。
采用智能天线可以有效的解决这个问题。
目前迫切需要解决的是语音、视频和数据三重播放的应用问题。
三重播放的核心集中在连接性和计算能力上。
连接性就是必须实现不同设备、板卡和系统之间数据的高速通信；计算能力指设备、板卡和系统中的处理器能够满足新的复杂的算法要求。
（Digital Signal Processing，简称DSP）是一门涉及许多学科而又广泛应用于许多领域的新兴学科。
20世纪60年代以来，随着计算机和信息技术的飞速发展，数字信号处理技术应运而生并得到迅速的发展。
数字信号处理是一种通过使用数学技巧执行转换或提取信息，来处理现实信号的方法，这些信号由数字序列表示。
在过去的二十多年时间里，数字信号处理已经在通信等领域得到极为广泛的应用。
德州仪器、Freescale等半导体厂商在这一领域拥有很强的实力。
1 串行RapidIO及其结构RapidIO互连技术在2001年完成基本规范。
2003年10月，国际标准组织和国际电工委员会（IEC）一致通过了RapidIO互连规范，即ISO／IEC DIS18372。
目前在系统逻辑器件、FPGA和ASIC器件中已经实现了该技术。
TI公司经过努力，也已经在DSP芯片上实现了该项技术。
串行RapidIO互连架构解决了高性能嵌入式系统在可靠性和互连性方面的挑战。
嵌入式系统是“控制、监视或者辅助装置、机器和设备运行的装置”（devices used to control，monitor，or assiST the operatiON of equipment，machinery or plants）。
RAPIDIO简介&什么是RAPIDIO
RAPIDIO简介&什么是RAPIDIO2009-08-10 22:38:15| 分类：默认分类| 标签：什么是rapidio rapidio是什么 rapidio简介 rapi |字号大中小订阅/blog/static/32325786200971010381581/前言：最近工作中可能要用到RAPIDIO，RAPIDIO的协议暂时是没空看了，这里先临时抱佛脚，找了两篇介绍RAPIDIO的文章看看，当然里面还加了部分我自己的话，呵呵。
在过去的30多年时间内，处理器的主频和性能呈现指数上升的趋势，而与之相对应的处理器总线传送能力的增长却相对缓慢的多，这就导致了由时钟频率表征的CPU的性能和由总线频率表征的CPU可用的总线带宽之间的差距不断在变大，互连总线成为高速运算和处理系统的瓶颈。
现代的高性能计算系统和网络存储系统需要更高速率的数据传送。
高带宽、低延迟，高可靠性成为衡量一个总线技术的基本要求。
一、传统总线的问题：传统总线多采用并线总线的工作方式，这类总线一般分为三组：数据线，地址线和控制线。
实现此类总线互连的器件所需引脚数较多，例如对于64位数据宽的总线，一般由64根数据线，32－40根地址线以及30根左右的控制线，另外由于半导体制造工艺的限制还要加上一定数量的电源引线和地线，总共会有约200根左右的引线，这给器件封装、测试、焊接都带来了一些问题，如果要将这种总线用于系统之间的通过背板的互连，由此带来的困难就可想而知。
为了提高总线的传输能力，传统总线多采用增加数据总线的宽度或是增加总线的频率的方式来实现。
如PCI总线支持25M、33M、50M、66M的工作频率，PCI－X总线是在PCI总线结构的基础上进得到的一种总线结构，在硬件和软件上兼容PCI总线，PCI－X总线可以支持32bit、64bit的总线，其工作频率为66M、133M，对于64bit的PCI－X，如果其总线工作频率为133MHz，其峰值传送带宽可达到133×64bit=8.512Gbps。
FPGA高速串行收发器,GTP,GTX
FPGA高速串行收发器,GTP,GTX第1节高速数据连接功能简介10.1.1高速数据传输的背景由于现代通信以及各类多媒体技术对带宽的需求迅猛增长，促使一系列基于差分、源同步、时钟数据恢复（clockanddatarecovery，cdr）等先进技术的互连方式应运而生。
在传统设计中，单端互连方式易受干扰、噪声的影响，传输速率最高只能达到200~250mbps／line；在更高速率的接口设计中，多采用包含有源同步时钟的差分串行传输方式（如lvds、lvpecl等），但在传输过程中时钟与数据分别发送，传输过程中各信号瞬时抖动不一致，破坏了接收数据与时钟之间的定时关系，因而传输速率很难超越1gbps／通道。
因此迫切需要新的高速数据传输技术。
在当前系统级互联速率达到Gbps的设计中，先进的高速串行技术迅速取代了传统的并行技术，成为业界的主流。
高速串行技术不仅可以带来更高的性能、更低的成本和更简化的设计，克服并行速度瓶颈，还可以节省I/O资源，简化印制板的布线。
因此，它被越来越广泛地应用于各种系统设计中，包括PC、消费电子、大容量存储、服务器、通信网络、工业计算与控制、测试设备等。
高速串行传输一般采用差分线路。
到目前为止，业界已经制定了各种串行系统接口标准，如千兆以太网、万兆以太网、PCI Express、串行RapidIO、串行ATA等。
10.1.2xiLinux的高速连接功能解决方案基于高速的需求和传统技术的弊端，xilinx公司在virtex2pro以及更高系列的部分fpga内部集成了能实现高速数据收发rocketi/o模块，采用了cml（currentmodelogic）、cdr、线路编码（8b／10b）和预加重等技术的rocketi/o硬核模块，可极大地减小时钟扭曲、信号衰减和线路噪声对接收性能的影响，从而使传输速率进一步提高，最高可达10gbps以上，可用于实现吉比特以太网、pci-express等常用接口。
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国防科学技术大学 硕士学位论文
高速串行RapidIO 下3.125Gbps CDR 中相位插值器的设计 姓名：邹黎
申请学位级别：硕士 专业：软件工程 指导教师：彭元喜 2011-04
国防科学技术大学研究生院工程硕士学位论文
摘要
在目前广泛应用的串行数据通信中，数据从发送端传输到接收端通常没有同 步时钟的伴随。接收端接收到的数据极易受到偏斜和噪声的影响。为了恢复数据， 需要一种电路能够提取时钟并且用它来同步和“清理”数据。这种电路即称为时 钟数据恢复电路（CDR）。但是，接收端的数据往往在传输过程中积聚了抖动和 噪声。为了准确地恢复数据并降低误码率，提取出来的时钟需要及时并精确地处 理所接收到数据信号的相位。调整并恢复接收端数据的时钟相位是一个 CDR 电路 的首要功能。
1. 研究和比较了 CDR 的几种常见实现结构，全面分析了电路的速度、抖动性 和稳定性等设计要求，引入了基于锁相环结构的 CDR。
2. 设计了一款高精度的相位插值器，该相位插值器的输出相位具有良好的单 调性和线性，当 CDR 工作频率为 3.125GHz/s 时，该相位插值器的功耗小于 9mw。
3. 由于相位插值器输出相位的幅度和线性度主要依赖于与两个输入相位之间 的差距，这将导致输出相位的线性和单调性不够理想，本文引入了一种新的线性 编码方式解决这个问题。
相位插值器是时钟数据恢复电路中最关键的模块。相位插值器的非线性会直 接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还 会影响它的抖动容限。许多与高速信号传输有关的时序问题都是通过能够产生精 确时钟相位的相位插值电路来解决的。
本文在对 RapidIO 互联规范理解的基础上，根据 CDR 对相位插值器的性能要 求，设计了一款应用于高速 RapidIO 下 3.125Gbps CDR 中的相位插值器，并使用 0.13μm CMOS 工艺实现。本文的主要工作以及创新之处包括以下几方面：
Key Words： CDR，phase interpolator，phase selection，RapidIO
第 ii 页
国防科学技术大学研究生院工程硕士学位论文
表目录
表 2.1 表 2.2 表 2.3 表 2.4 表 2.5 表 4.1 表 4.2 表 4.3 表 4.4 表 4.5 表 4.6 表 4.7 表 4.8 表 4.9 表 5.1
(2) Explore a high precision phase interpolator. Testing results show that the phase interpolator has a monotone output phase and good linearity. The power dissipation of the phase interpolator is less than 9mW with a 3.125GHz/s work frequency.
The phase interpolator is the most critical module in CDR. The nonlinearity of phase interpolator will directly affects the dynamic characteristic of CDR, even leads to error. While a frequency difference exists between the input data and the local clock, it also affects the jitter tolerance of CDR. Many of the timing problems related to high-speed signalling are mitigated through the use of phase-interpolating circuits to generate precise clock phases.
The paper based on the interpretation of RapidId to the performance requirements of CDR, successfully explored a circuit of PI with the 0.13um CMOS technology, which is mainly applied to the 3.125Gbps CDR under high-speed serial RapidIO. The major contents and highlights of the research are as follows:
4. 遵循高速模拟电路版图设计规则，使用 0.13μm CMOS 工艺完成了相位插值 器的版图设计，Hspice 模拟结果显示该相位插值器达到工程设计要求。
关键词：时钟数据恢复电路; 相位插值器; 相位选择; RapidIO
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国防科学技术大学研究生院工程硕士学位论文
ABSTRACT
In the widely used serial communication, the data will be transmitted from transmitter to the receiver without a synchronous clock. The received data suffer from asynchronous and noise effects . To recover the data, the system needs to extract a clock and use it to synchronize and “clear” the data. This system is called clock and data recovery (CDR). However, the received data accumulates jitter and noise during transmission. To recover the data correctly and decrease the bit error rate (BER), the extracted clock needs to track the phase of received data timely and accurately. Thus, adjusting the phase of the recovery clock based on the received data is a chief function in a CDR system.
互连技术比较 .................................................................................................... 6 物理层比较. ....................................................................................................... 8 各种 CDR 结构优缺点比较 ............................................................................ 15 RapidIO 规范中的 AC 时钟规范 – 3.125 GBaud ......................................... 20 RapidIO 规范中的眼图常量 ........................................................................... 20 3-8 译码逻辑.................................................................................................... 51 4-16 译码逻辑.................................................................................................. 51 3-8 译码逻辑验证结果.................................................................................... 56 4-16 译码逻辑验证结果.................................................................................. 56 3-8 译码逻辑二次验证结果............................................................................ 57 相位选择表 ...................................................................................................... 59 电路模拟三种条件 .......................................................................................... 60 相位插值表一 .................................................................................................. 61 相位插值表二 .................................................................................................. 62 相位插值器实现的特征参数 .......................................................................... 74
高速串行RapidIO 下3.125Gbps CDR 中相位插值器的设计 姓名：邹黎
申请学位级别：硕士 专业：软件工程 指导教师：彭元喜 2011-04
国防科学技术大学研究生院工程硕士学位论文
摘要
在目前广泛应用的串行数据通信中，数据从发送端传输到接收端通常没有同 步时钟的伴随。接收端接收到的数据极易受到偏斜和噪声的影响。为了恢复数据， 需要一种电路能够提取时钟并且用它来同步和“清理”数据。这种电路即称为时 钟数据恢复电路（CDR）。但是，接收端的数据往往在传输过程中积聚了抖动和 噪声。为了准确地恢复数据并降低误码率，提取出来的时钟需要及时并精确地处 理所接收到数据信号的相位。调整并恢复接收端数据的时钟相位是一个 CDR 电路 的首要功能。
1. 研究和比较了 CDR 的几种常见实现结构，全面分析了电路的速度、抖动性 和稳定性等设计要求，引入了基于锁相环结构的 CDR。
2. 设计了一款高精度的相位插值器，该相位插值器的输出相位具有良好的单 调性和线性，当 CDR 工作频率为 3.125GHz/s 时，该相位插值器的功耗小于 9mw。
3. 由于相位插值器输出相位的幅度和线性度主要依赖于与两个输入相位之间 的差距，这将导致输出相位的线性和单调性不够理想，本文引入了一种新的线性 编码方式解决这个问题。
相位插值器是时钟数据恢复电路中最关键的模块。相位插值器的非线性会直 接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还 会影响它的抖动容限。许多与高速信号传输有关的时序问题都是通过能够产生精 确时钟相位的相位插值电路来解决的。
本文在对 RapidIO 互联规范理解的基础上，根据 CDR 对相位插值器的性能要 求，设计了一款应用于高速 RapidIO 下 3.125Gbps CDR 中的相位插值器，并使用 0.13μm CMOS 工艺实现。本文的主要工作以及创新之处包括以下几方面：
Key Words： CDR，phase interpolator，phase selection，RapidIO
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表目录
表 2.1 表 2.2 表 2.3 表 2.4 表 2.5 表 4.1 表 4.2 表 4.3 表 4.4 表 4.5 表 4.6 表 4.7 表 4.8 表 4.9 表 5.1
(2) Explore a high precision phase interpolator. Testing results show that the phase interpolator has a monotone output phase and good linearity. The power dissipation of the phase interpolator is less than 9mW with a 3.125GHz/s work frequency.
The phase interpolator is the most critical module in CDR. The nonlinearity of phase interpolator will directly affects the dynamic characteristic of CDR, even leads to error. While a frequency difference exists between the input data and the local clock, it also affects the jitter tolerance of CDR. Many of the timing problems related to high-speed signalling are mitigated through the use of phase-interpolating circuits to generate precise clock phases.
The paper based on the interpretation of RapidId to the performance requirements of CDR, successfully explored a circuit of PI with the 0.13um CMOS technology, which is mainly applied to the 3.125Gbps CDR under high-speed serial RapidIO. The major contents and highlights of the research are as follows:
4. 遵循高速模拟电路版图设计规则，使用 0.13μm CMOS 工艺完成了相位插值 器的版图设计，Hspice 模拟结果显示该相位插值器达到工程设计要求。
关键词：时钟数据恢复电路; 相位插值器; 相位选择; RapidIO
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ABSTRACT
In the widely used serial communication, the data will be transmitted from transmitter to the receiver without a synchronous clock. The received data suffer from asynchronous and noise effects . To recover the data, the system needs to extract a clock and use it to synchronize and “clear” the data. This system is called clock and data recovery (CDR). However, the received data accumulates jitter and noise during transmission. To recover the data correctly and decrease the bit error rate (BER), the extracted clock needs to track the phase of received data timely and accurately. Thus, adjusting the phase of the recovery clock based on the received data is a chief function in a CDR system.
互连技术比较 .................................................................................................... 6 物理层比较. ....................................................................................................... 8 各种 CDR 结构优缺点比较 ............................................................................ 15 RapidIO 规范中的 AC 时钟规范 – 3.125 GBaud ......................................... 20 RapidIO 规范中的眼图常量 ........................................................................... 20 3-8 译码逻辑.................................................................................................... 51 4-16 译码逻辑.................................................................................................. 51 3-8 译码逻辑验证结果.................................................................................... 56 4-16 译码逻辑验证结果.................................................................................. 56 3-8 译码逻辑二次验证结果............................................................................ 57 相位选择表 ...................................................................................................... 59 电路模拟三种条件 .......................................................................................... 60 相位插值表一 .................................................................................................. 61 相位插值表二 .................................................................................................. 62 相位插值器实现的特征参数 .......................................................................... 74