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第3章存储器系统题库和答案第3章存储器系统一．选择题1．计算机工作中只读不写的存储器是( )。
(A) DRAM (B) ROM (C) SRAM (D) EEPROM2．下面关于主存储器（也称为内存)的叙述中，不正确的是( )。
(A) 当前正在执行的指令与数据都必须存放在主存储器内，否则处理器不能进行处理(B) 存储器的读、写操作，一次仅读出或写入一个字节 (C) 字节是主存储器中信息的基本编址单位(D) 从程序设计的角度来看，cache（高速缓存）也是主存储器3．CPU对存储器或I/O端口完成一次读/写操作所需的时间称为一个( )周期。
(A) 指令 (B) 总线 (C) 时钟 (D) 读写 4．存取周期是指( )。
(A)存储器的写入时间 (B) 存储器的读出时间(C) 存储器进行连续写操作允许的最短时间间隔 (D)存储器进行连续读/写操作允许的最短时间3间隔5．下面的说法中，( )是正确的。
(A) EPROM是不能改写的 (B) EPROM是可改写的，所以也是一种读写存储器(C) EPROM是可改写的，但它不能作为读写存储器 (D) EPROM只能改写一次 6．主存和CPU之间增加高速缓存的目的是( )。
(A) 解决CPU和主存间的速度匹配问题 (B) 扩大主存容量(C) 既扩大主存容量，又提高存取速度 (D) 增强CPU的运算能力 7．采用虚拟存储器的目的是( )。
(A) 提高主存速度 (B) 扩大外存的容量 (C) 扩大内存的寻址空间 (D) 提高外存的速度 8．某数据段位于以70000起始的存储区，若该段的长度为64KB，其末地址是( )。
(A) 70FFFH (B) 80000H (C) 7FFFFH (D) 8FFFFH9．微机系统中的存储器可分为四级，其中存储容量最大的是( )。
(A) 内存 (B) 内部寄存器 (C) 高速缓冲存储器 (D) 外存10．下面的说法中，( )是正确的。
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图3-8 P沟道EPROM结构示意图
管子用于存储矩阵时，一个基本存储元电路如图3-8(b)所示，这种电路所组成的存储矩阵”。
当写入“0”时，在D和S极之间加上25V高压，另外加上编程脉冲
所选中的单元在这个电压作用下，D，S之间被瞬时击穿，于是有电了通过绝缘层注入到硅栅。
因为硅谷栅被绝缘层包围，故注入的电子无处泄漏，硅谷栅变负，于是就形成了导电沟道。
0”。
图3-9 2716 型EPROM 结构方框图
出于存储器材片容量为2K×8位，故用11条地址线，7条用于行译码，4条用于列译码。
EPROM还可以工作在功耗下降方式。
此时功耗525mW下降到
对机器工作十分有利。
这可以在PD/PGM输入端输入一个TTL的高电平信号来实现，此时
工作在高阻状态。
在正常工作情况下，CS端与PD/PGM端是连在一起的，因此，没有选取中的片子就工作。
作者：旧在几作品编号：2254487796631145587263GF24000022 时间：2020.12.13第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机组成原理答案第一章计算机系统概论1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：（控制器、运算器）（CPU的两部分组成）、存储器、输入设备、输出设备（I/O设备）。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
第3章存储系统一．判断题1．计算机的主存是由RAM和ROM两种半导体存储器组成的。
2．CPU可以直接访问主存，而不能直接访问辅存。
3．外（辅）存比主存的存储容量大、存取速度快。
4．动态RAM和静态RAM都是易失性半导体存储器。
5．Cache的功能全部由硬件实现。
6．引入虚拟存储器的目的是为了加快辅存的存取速度。
7．多体交叉存储器主要是为了解决扩充容量的问题。
8．Cache和虚拟存储器的存储管理策略都利用了程序的局部性原理。
9．多级存储体系由Cache、主存和辅存构成。
10．在虚拟存储器中，当程序正在执行时，由编译器完成地址映射。
二．选择题1．主（内）存用来存放。
A．程序 B．数据 C．微程序 D．程序和数据2．下列存储器中，速度最慢的是。
A．半导体存储器 B．光盘存储器 C．磁带存储器 D．硬盘存储器3．某一SRAM芯片，容量为16K×1位，则其地址线有。
A．14根 B．16K根 C．16根 D．32根4．下列部件（设备）中，存取速度最快的是。
A．光盘存储器 B．CPU的寄存器 C．软盘存储器 D．硬盘存储器5．在主存和CPU之间增加Cache的目的是。
A．扩大主存的容量B．增加CPU中通用寄存器的数量C．解决CPU和主存之间的速度匹配D．代替CPU中的寄存器工作6．计算机的存储器采用分级存储体系的目的是。
A．便于读写数据 B．减小机箱的体积C．便于系统升级 D．解决存储容量、价格与存取速度间的矛盾7．相联存储器是按进行寻址的存储器。
A．地址指定方式 B．堆栈存取方式C．内容指定方式 D．地址指定与堆栈存取方式结合8．某SRAM芯片，其容量为1K×8位，加上电源端和接地端后，该芯片的引出线的最少数目应为。
A．23 B．25 C．50 D．209．常用的虚拟存储器由两级存储器组成，其中辅存是大容量的磁表面存储器。
A．主存—辅存 B．快存—主存C．快存—辅存 D．通用寄存器—主存10．在Cache的地址映射中，若主存中的任意一块均可映射到Cache内的任意一快的位置上，则这种方法称为。
A．全相联映射 B．直接映射 C．组相联映射 D．混合映射三．填空题1．对存储器的要求是、、，为解决这三者的矛盾，计算机、采用体系结构。
答：速度快、容量大、成本低，分级存储体系。
2．CPU能直接访问和，但不能访问和。
答：主存、CACHE、外存、I/O设备。
3．Cache的映射方式有、和三种。
其中方式，适度地兼顾了前两者的优点又尽量避免其缺点，比较理想。
4．广泛使用的和都是半导体存储器。
前者的速度比后者快，不如后者高。
它们的共同缺点是断电后保存信息。
答：依次为SRAM、DRAM、随机读写、集成度、不能。
5．闪速存储器能提供高性能、低功耗、高可靠性以及能力，为现有的体系结构带来巨大变化，因此作为用于便携式电脑中。
答：瞬时启动、存储器、固态盘。
6．相联存储器不按地址而是按访问的存储器，在Cache中用来存放，在虚拟存储器中用来存放。
答：内容，行地址表，段表、页表和快表。
7．虚拟存储器指的是层次，它给用户提供了一个比实际空间大得多的。
8．磁盘的地址格式由、、、四部分组成。
答：台号、柱面号（磁道号）、盘面号（磁头号）、扇区号。
9．温彻斯特硬盘的特点是、和。
答：固定盘片、活动磁头和密封结构。
10．一个完整的磁盘存储器由三部分组成，其中又称磁盘机或磁盘子系统，是独立于主机的一个完整的设备，是磁盘机与主机的接口部件，用于保存信息。
答：驱动器、控制器、盘片。
四．简答题1.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache—主存和主存—辅存这两个存储层次上。
Cache—主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存—辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。
主存与CACHE之间的信息调度功能全部由硬件自动完成。
而主存—辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。
因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。
2.说明存取周期和存取时间的区别。
解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。
即：存取周期 = 存取时间 + 恢复时间3.试比较静态RAM和动态RAM。
4.什么叫刷新？为什么要刷新？说明刷新有几种方法。
5.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。
线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。
这种方法通过行、列译码信号的重合来选址，也称矩阵译码。
可大大节省器材用量，是最常用的译码驱动方式。
6.什么是“程序访问的局部性原理”？存储系统中哪一级采用了程序访问的局部性原理？解：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )。
存储系统中Cache—主存层次采用了程序访问的局部性原理。
7.计算机中设置Cache的作用是什么？能不能把Cache的容量扩大，最后取代主存，为什么？答：计算机中设置Cache主要是为了加速CPU访存速度；不能把Cache的容量扩大到最后取代主存，主要因为Cache和主存的结构原理以及访问机制不同（主存是按地址访问，Cache是按内容及地址访问）。
8.Cache制作在CPU芯片内有什么好处？将指令Cache和数据Cache分开又有什么好处？答：Cache做在CPU芯片内主要有下面几个好处：1）可提高外部总线的利用率。
因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线；2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率；3）可提高存取速度。
因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提高；将指令Cache和数据Cache分开有如下好处：1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；2）指令Cache可用ROM实现，以提高指令存取的可靠性；3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。
9.采用定长数据块记录格式的磁盘存储器，直接寻址的最小单位是什么？寻址命令中如何表示磁盘地址？五．计算题1.什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？2. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位3.一个8K×8位的动态RAM芯片，其内部结构排列成256×256形式，存取周期为0.1µs。
试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少？4.设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。
5.某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：（1）该机所允许的最大主存空间是多少？（2）若每个模块板为32K×8位，共需几个模块板？（3）每个模块板内共有几片RAM芯片？（4）共有多少片RAM？（5）CPU如何选择各模块板？6.设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读/写命令信号（高电平为读，低电平为写）。
现有这些存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。
试从上述规格中选用合适的芯片，画出CPU和存储芯片的连接图。
要求如下：（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。
7.某机字长为16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。
解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：8.设CPU共有16根地址线，8根数据线，并用M/-IO作为访问存储器或I/O的控制信号（高电平为访存，低电平为访I/O)，-WR（低电平有效）为写命令，-RD（低电平有效）为读命令。
设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。
现有右图所示的存储芯片及138译码器。
画出CPU 和存储芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。
解：芯片容量=64KB/8=8KB每个芯片（体）的地址范围以8为模低位交叉分布如下CPU 和各体的连接图：由于存储器单体的工作速率和总线速率不一致，因此各体之间存在总线分配问题，存储器不能简单地和CPU 直接相连，要在存储管理部件的控制下连接。
9.一个4体低位交叉的存储器，假设存取周期为T ，CPU 每隔1/4存取周期启动一个存储体，试问依次访问64个字需多少个存取周期？R A M … O E D nD 0 W EC E…-O E 允许读-W E 允许写-C E 片选10.设主存容量为256K字，Cache容量为2K字，块长为4。
（1）设计Cache地址格式，Cache中可装入多少块数据？（2）在直接映射方式下，设计主存地址格式。
（3）在四路组相联映射方式下，设计主存地址格式。
