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第三章 存储系统练习题(答案)

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第3章习题答案

第3章习题答案

第3章习题答案习题31. Cache－主存存储系统和主存－辅存存储系统有何不同？2. SRAM和DRAM的主要差别是什么？3. 假设某存储器具有32位地址线和32位数据线，请问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM芯片组成64MB主存，并采用内存条的形式，问：（1）若每个内存条为4M×32位，共需要多少内存条？（2）每个内存条内共有多少片DRAM芯片？（3）主存需要多少DRAM芯片？5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：（1）共需要多少个DRAM芯片？（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。

CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信，访存允许信号为，要求：号为R/（1）写出地址译码方案；（2）画出主存与CPU的连接图。

7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。

主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。

若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？8. 设某计算机访问一次主存储器的时间如下：传送地址需1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？（1）单字宽主存，一次只能读/写1个字。

计算机组成原理习题 第三章存储系统

计算机组成原理习题 第三章存储系统

计算机组成原理习题第三章存储系统第三章习题一、填空题：1. 广泛使用的A.______和B.______都是半导体随机读写存储器。

前者速度比后者C.______，集成度不如后者高。

2. CPU能直接访问A.______和B.______,但不能直接访问磁盘和光盘。

3. 广泛使用的 ______和 ______都是半导体随机读写存储器,前者比后者速度快, ___ ___不如后者高。

它们断电后都不能保存信息。

4. 由于存储器芯片的容量有限，所以往往需要在A.______和B.______两方面进行扩充才能满足实际需求。

5. Cache是一种A______存储器，是为了解决CPU和主存之间B______不匹配而采用的一项重要的硬件技术。

6. 虚拟存贮器通常由主存和A______两级存贮系统组成。

为了在一台特定的机器上执行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。

7. 半导体SRAM靠A______存贮信息，半导体DRAM则是靠B______存贮信息。

8. 主存储器的性能指标主要是存储容量，A.______和B.______。

9. 由于存储器芯片的容量有限，所以往往需要在A.______和B.______两方面进行扩充才能满足实际需求。

10. 存储器和CPU连接时，要完成A.______的连接；B.______的连接和C.______的连接，方能正常工作。

11. 广泛使用的A.______和B.______都是半导体随机读写存储器，它们共同的特点是C.______。

12. 对存储器的要求是A.______，B.______，C.______，为了解决这三个方面的矛盾。

计算机采用多级存储器体系结构。

13. 虚拟存贮器通常由主存和A______两级存贮系统组成。

为了在一台特定的机器上执行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。

第3章 存储管理习题及答案

第3章 存储管理习题及答案
◦ ◦ ◦ ◦ 首次适配 最佳适配 邻近适配（假定最近添加的块位于内存的开始） 最坏适配
动态分区示例（之一）
解答
动态分区示例(之二)
解答
动态分区示例(之三)
解答
动态分区示例(之四)
解答
动态分区示例(之五)
题目3：
考虑一个简单分页系统，其 物理存储器大小为232字节， 页大小为210字节，逻辑地址 空间分为216个页。
解答：
b. FIFO替换策略。命中率=17/33，即缺页中断率。
1 0 2 2 1 7 6 7 0 1 2 0 3 0 4 5 1 5 2 4 5 6 7 6 7 2 4 2 7 3 3 2 3 一 1 1 1 1 1 1 6 6 6 6 6 6 6 6 4 4 4 4 4 4 4 6 6 6 6 6 6 6 6 6 6 2 2 二 三 0 0 0 0 0 0 0 0 1 1 1 1 1 1 5 5 5 5 5 5 5 7 7 7 7 7 7 7 7 7 7 7 2 2 2 2 2 2 2 2 2 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 4 4 4 4 4 4 4
– 8位指针，共28=256个块号 – 最多可装入256个进程同时 运行。
固定分区示例
题目2：
如果使用动态分区方案，下图所示为在某个给定的时间点的内存配置：
阴影部分为已经被分配的块；空白部分为空闲块。接下来的三个内存需求 分别为: 40MB20MB10MB 分别使用如下几种放置算法，指出给这三个需求分配的块的起始地址。
下列虚拟地址对应于哪个物理地址？
I. II. III. 1052 2221 5499
解答：
虚拟地址物理地址
I.
I. II. III. IV.

第三章 存储系统(习题解答)

第三章 存储系统(习题解答)

第三章存储系统（习题解答）第三章存储系统（习题参考答案）1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 2= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。

（选择两个512K×32位的存储体）2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K×16位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为1024K×64位，共需几个模块板？（2）每个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：(1)最大主存空间为：2×64位，每个模块板容量为：1024K×64位=2×64位设：共需模块板数为m：则：m=（2×64位）/（2×64位）= 64 (块) 2620262021(2). 设每个模块板内有DRAM芯片数为n: n=(/) ×(64/16)=16 (片) (3) 主存共需DRAM芯片为：m×n =64×16=1024 (片) 每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块板内存储单元寻址。

一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码,产生片选信号对各模块板进行选择。

3．用16K×8位的DRAM芯片组成64K×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。

计算机系统结构 第三章(习题解答)

计算机系统结构 第三章(习题解答)

1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。

⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。

试以r 和命中率h 来表示访问效率e 。

⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。

现在采用一种缓冲技术来解决这个问题。

当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。

请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。

答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。

即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。

⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。

假设对存储器的访问次数为5，缓冲块的大小为m 。

那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。

2. 要求完成一个两层存储系统的容量设计。

第3章 习题及解答

第3章 习题及解答

第3章习题解答3-1 解释下列名词：存储元，存储单元，存储体，存储容量，存取周期。

答：基本存储元是用来存储一位二进制信息0或1。

存储单元需要n个存储元才能组成一个存储单元。

存储体是存储单元的集合。

存储容量就是存储器可以容纳的二进制信息的数量，常以字节（Byte）为单位。

存储周期时间是指存储器完成一次的存取操作所需的时间，即存储器进行两次连续、独立的操作（或读写）之间所需的时间，用TM表示。

3-2 存储器是怎么分类的？主存储器主要有哪些技术指标？计算机的存储系统为什么要由几个层次组成？主要有哪些层次？答：可根据存储元件的性能及使用方法进行不同的分类；按存储器按存储介质分类, 可分为磁存储器、半导体存储器和光存储器。

按照存取方式不同，存储器可分为RAM，SAM，DAM，ROM。

按信息可保存性的不同，存储器可分为易失性存储器和永久性存储器。

存储器的主要指标有存储容量，存取速度和存储器带宽。

对存储器的要求是容量大、存取速度快、成本低。

但是在一个存储器中同时要满足这三个方面的要求是很困难的。

为了解决这方面的矛盾，现代计算机的存储器采用三级存储系统，它们是缓冲存储器、主存储器和外存储器。

3-3 存储器的功能是什么？答：存储器是计算机中信息的存放地，是CPU与外界进行数据交流的窗口，是计算机中的核心组成部分。

3-4 半导体DRAM和SRAM的主要差别是什么？为什么DRAM芯片的地址一般要分两次接收？答：顾名思义，静态RAM的数据更新之后能够自保持，而动态RAM的数据需要不断动态刷新才能自保持。

DRAM一般容量大，内部存储单元多采用行+列结构，为了进一步降低芯片的封装成本，为了避免地址口线数量过多，因此进行随机操作时多需要分两次传输。

3-5 ROM分几类？各类的优缺点如何？并说明在计算机主存中设置ROM区域的目的。

答：根据半导体制造工艺的不同，可分为MROM、PROM、EPROM、EEPROM和Flash Memory。

第3章 存储器系统 题库和答案

第3章存储器系统题库和答案第3章存储器系统一．选择题1．计算机工作中只读不写的存储器是( )。

(A) DRAM (B) ROM (C) SRAM (D) EEPROM2．下面关于主存储器（也称为内存)的叙述中，不正确的是( )。

(A) 当前正在执行的指令与数据都必须存放在主存储器内，否则处理器不能进行处理(B) 存储器的读、写操作，一次仅读出或写入一个字节 (C) 字节是主存储器中信息的基本编址单位(D) 从程序设计的角度来看，cache（高速缓存）也是主存储器3．CPU对存储器或I/O端口完成一次读/写操作所需的时间称为一个( )周期。

(A) 指令 (B) 总线 (C) 时钟 (D) 读写 4．存取周期是指( )。

(A)存储器的写入时间 (B) 存储器的读出时间(C) 存储器进行连续写操作允许的最短时间间隔 (D)存储器进行连续读/写操作允许的最短时间3间隔5．下面的说法中，( )是正确的。

(A) EPROM是不能改写的 (B) EPROM是可改写的，所以也是一种读写存储器(C) EPROM是可改写的，但它不能作为读写存储器 (D) EPROM只能改写一次 6．主存和CPU之间增加高速缓存的目的是( )。

(A) 解决CPU和主存间的速度匹配问题 (B) 扩大主存容量(C) 既扩大主存容量，又提高存取速度 (D) 增强CPU的运算能力 7．采用虚拟存储器的目的是( )。

(A) 提高主存速度 (B) 扩大外存的容量 (C) 扩大内存的寻址空间 (D) 提高外存的速度 8．某数据段位于以70000起始的存储区，若该段的长度为64KB，其末地址是( )。

(A) 70FFFH (B) 80000H (C) 7FFFFH (D) 8FFFFH9．微机系统中的存储器可分为四级，其中存储容量最大的是( )。

(A) 内存 (B) 内部寄存器 (C) 高速缓冲存储器 (D) 外存10．下面的说法中，( )是正确的。

第三章 存储系统 习题课


• 可以将图中的A15与A10接线颠倒一下， 可以将图中的A15与A10接线颠倒一下， A15 接线颠倒一下 原来的7C00H~7FFFH 原来的7C00H~7FFFH A15~A10=011111） （A15~A10=011111）就变为 • F800H~FBFFH（A15~A10=111110）， F800H~FBFFH（A15~A10=111110）， 与另一部分FC00H~FFFFH FC00H~FFFFH成为地址连 与另一部分FC00H~FFFFH成为地址连 续的存储器。 续的存储器。 • 6、试用Intel 2116构成64K X 8bit的存储 试用Intel 2116构成 构成64K 8bit的存储 该存储器采用奇偶校验。 器，该存储器采用奇偶校验。 • （1）求共需要多少片2116芯片？ 求共需要多少片2116芯片？ 2116芯片 • （2）画出存储体连接示意图； 画出存储体连接示意图； • （3）写出各芯片RAS*和CAS*的形成条 写出各芯片RAS* CAS*的形成条 RAS*和 件；
• 6、RAM中的任何一个单元都可以随时 RAM中的任何一个单元都可以随时 访问。 访问。 • 7、ROM中的任何一个单元不能随机访 ROM中的任何一个单元不能随机访 问。 一般情况下，ROM和RAM在主存储 8、一般情况下，ROM和RAM在主存储 器中是统一编址的。 器中是统一编址的。 在当今的计算机系统中， • 9、在当今的计算机系统中，存储器是数 据传送的中心， 据传送的中心，但访问存储器的请求是 CPU或I/O发出的 发出的。 由CPU或I/O发出的。 • 10、EPROM是可改写的，因而也是随机 10、EPROM是可改写的 是可改写的， 存储器的一种。 存储器的一种。 • 11、DRAM和SRAM都是易失性半导体存 11、DRAM和SRAM都是易失性半导体存 储器。 储器。

第3章存储管理同步练习及答案

第3 章存储管理一、单项选择题1．为避免主存中各种作业相互干扰，必须进行（）A 重定位B 地址映射C 地址转换D 存储保护2．固定分区存储管理中，CPU 在执行作业的指令时，均为核对不等式（）是否成立，若不成立，则产生地址越界中断事件，终止该指令的执行。

A界限地址w绝对地址w最大地址B下限地址w绝对地址V上限地址C 基址寄存器内容w 绝对地址w 限长寄存器内容D基址寄存器内容V绝对地址w限长寄存器内容3?在请求分页系统中，LRU 算法是指（）。

A 最早进入内存的页先淘汰B 近期最长时间以来没被访问的页先淘汰C 近期被访问次数最少的页先淘汰D 以后再也不用的页面先淘汰4．虚拟存储器是（）。

A 可以提高计算机运算速度的设备B 容量扩大了主存的实际空间C 通过SPOOLIN 技术实现的D 可以容纳和超出主存容量的多个作业同时运行的一个地址空间5．下列存储管理方式中，相比而言，碎片最少，而且主存利用率最高的是（）。

A 固定分区B 可变分区C 单用户连续存储管理D 页式6．采用可变分区存储管理主存时，使用移动技术可以（）。

A 加快作业执行速度B 集中分散的空闲区C 扩大主存容量D 加快地址转换7．在一个请求页式存储管理中，一个程序的页面走向为4，3，2，1，4，3，5，4，3, 2, 1, 5,并且采用LRU 算法。

设分配给程序的存储块数M 分别为3 和4, 在访问总发生的缺页次数F为（）。

A M=3,F=8;M=4,F=5B M=3,F=10;M=4,F=8C M=3,F=9;M=4,F=10D M=3,F=7;M=4,F=6 8. 单道系统中经常采用的存储管理方式是（）存储管理。

A 固定分区B 单用户连续C 可变分区D 页式9．请求页式管理中,缺页中断率与进程所分得的内存页面数、（）和进程页面流的走向等因素有关。

A 页表的地址B 置换算法C 外存管理算法D 进程调度算法10．下列存储管理方式中, 一般采用静态重定位方式进行逻辑地址到物理地址转换的是（）。

计算机系统结构-第三章(习题解答)

计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。

⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。

试以r 和命中率h 来表示访问效率e 。

⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。

现在采用一种缓冲技术来解决这个问题。

当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。

请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。

答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。

即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。

⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。

假设对存储器的访问次数为5，缓冲块的大小为m 。

那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。

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24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
15、一个四体并行交叉存储器，每个模 块的容量是16K×32位，存取周期为 200ns，在下述说法中(B )是正确的。 A. 在200ns内，该存储器能向CPU提供 256位二进制信息； B. 在200ns内，该存储器能向CPU提供 128位二进制信息； C. 在50ns内，每个存储模块能向CPU提 供32位二进制信息； D. 在50ns内，该存储器能向CPU提供 128位二进制信息。
6、一个16K×32位的存储器，其地址线和 数据线的总和是 ( B)。 A. 48； B. 46； C. 36。 7、一个512KB的（SRAM）存储器，其地 址线和数据线的总和是 (C)。 A. 17； B. 19； C. 27。
8、某计算机的字长是16位，它的存储容 量是64KB，按字编址，它的寻址范围 是 ( C)。 A.64K； ( 0~(64K-1) )(0~64K) B.32KB； ( 0~32KB ) C.32K； ( 0~(32K-1) )(0~32K) D.64KB。 ( 0~64KB )
40、下列有关高速缓冲存储器Cache的说 法正确的是(B) 。 A. 只能在CPU之外 ； B. CPU内外都可以设置Cache； C. 只能在CPU之内； D. 若存在Cache，CPU就不能再访问主存。
二、判断题 1、多体交叉存储器主要解决扩充容量 的问题。(错) 2、双端口存储器之所以能高速读写， 是因为采用了流水技术。(错) 3、在CPU和内存之间增加cache的目 的是为了增加内存容量，同时加快 存取速度。 (错) 4、CPU访问存储器的时间是由存储体 的容量决定的，容量越大，访问存 储器所需时间越长。(错)
32、如果一个存储单元被访问，这个存储 单元有可能很快会再被访问，这种特性 称为 ( A) 。 A. 时间局部性； B. 空间局部性； C. 程序局部性； D.数据局部性。 33、如果一个存储单元被访问，这个存储 单元及其邻近的存储单元有可能很快会 被访问，这种特性称为 ( B) 。 ABCD同上题。
30、DRAM地址分两次输入（行选通 RAS*和列选通CAS*）的目的是 ( B ) 。 A. 缩短读/写时间； B. 减少芯片引出端线数； C. 刷新。 31、SRAM写入数据的条件是 ( A) 。 A. 写入的地址应比写控制信号（R/W*=0） 早到达； B. 写入的地址应与写控制信号（R/W*=0） 同时到达； C. 写入的地址应比写控制信号（R/W*=0） 迟到达。
22、双端口存储器之所以能高速进行读/写， 是因为采用了 ( B) 。 A. 高速芯片； B. 两套相互独立的读/写电路； C. 流水技术； D. 新型器件。 23、双端口存储器(B)情况下会发生读/写冲 突。 A.左端口与右端口的地址码不同； B.左端口与右端口的地址码相同； C.左端口与右端口的数据码相同； D.左端口与右端口的数据码不同。
18、常用的虚拟存储系统由 (A) 两级存储 器组成。 A. 主存-辅存； B. Cache-主存； C. Cache-辅存； D. 通用寄存器-主存。 19、CPU通过指令访问主存所用的程序地 址叫做(B) 。 A. 逻辑地址； B. 物理地址； C. 真实地址。
20、在程序的执行过程中，Cache与主存的 地址映射是由 ( C) 。 A. 操作系统来管理的； B. 程序员来调度的； C. 硬件自动完成的； D. 操作系统辅助相应的硬件来完成的。 21、以下四种类型的半导体存储器中，以传 送同样多的字为比较条件，则读出数据传 输率最高的是(B ) 。 A. DRAM； B. SRAM； C. FLASH； D. EPROM。
【解答】 DRAM还要有动态刷新电路； 另外，一般DRAM地址引线一般只 有一半（约），用RAS、CAS来区分 接收的是行地址或列地址； DRAM没有CS引脚，芯片扩展时用 RAS（、CAS）代替其作用。
4、设有存储器容量为1MB，字长为 32位，若按以下方式编址，请写出 地址寄存器、数据寄存器各为多少 位？编址范围为多大？ （1）按字节编址； （2）按半字编址； （3）按字编址。 【解答】 （1）20，32，0~（1M-1） （2）19，32，0~（512K-1） （3）18，32，0~（256K-1）
34、下列元件中存取速度最快的是 (B ) 。 A. Cache； B. 寄存器； C. 内存； D.外存。 35、下面所述不正确的是 ( C ) 。 A. 随机存储器可以随时存取信息，掉电 后信息丢失； B. 在访问随机存储器时，访问时间与单元 的物理位置无关； C. 内存中存储的信息均是不可改变的； D. 随机存储器和只读存储器可以统一编 址。
5、因为DRAM是破坏性读出，必须不 断地刷新。(错) 6、RAM中的任何一个单元都可以随时 访问。(对) 7、ROM中的任何一个单元不能随机访 问。(错) 8、一般情况下，ROM和RAM在主存储 器中是统一编址的。(对) 9、在当今的计算机系统中，存储器是 数据传送的中心，但访问存储器的请 求是由CPU或I/O发出的。(对)
26、下列说法中不正确的是 ( A) 。 A. 每个程序的虚地址空间可以远大于实 地址空间，也可以远小于实地址空间； B. 多级存储体系由Cache，主存和虚拟存 储器构成； C. Cache和虚拟存储器这两种存储器管理 策略都利用了程序的局部性原理； D. 当Cache未命中时，CPU可以直接访问 主存，而外存与CPU之间则没有直接通 路。
9、某机字长32位，其存储容量为1MB。 若按字编址，它的寻址范围是 ( C )。 A. 0~（1M-1）； B. 0~（512K-1）B； C.0~（256K-1）； D.0~256KB。
10、某计算机的字长是32位，其存储容 量为4MB。若按半字编址，它的寻址 范围是 ( C )。 A.0~4MB； B. 0~2MB； C.0~（2M-1）； D.0~（1MB-1）。
11、某计算机字长32位，其存储容量为 16MW。若按双字编址，它的寻址范围 是 ( B)。 A. 0~（16M-1）； B. 0~（8M-1）； C. 0~（8MB-1）； D. 0~（16MB-1）。 12、某SRAM芯片，其容量为512×8位， 除电源和接地端外，该芯片引出线的 最小数目是 ( D)。 A.23； B. 25； C.50； D.19。
16、在主存储器和CPU之间增加Cache的目 的是 (C) 。 A. 扩大主存储器的容量； B. 扩大CPU中通用寄存器的数量； C. 解决CPU和主存之间的速度匹配问题； D. 既扩大主存容量又提高了存取速度。
17、采用虚拟存储器的主要目的是(C) 。 A. 提高主存的存取速度； B. 提高外存的存取速度； C. 扩大存储器的寻址空间且能自动进行管 理和调度； D. 扩大外存的存取空间。
4、计算机的存储器采用分级存储体系（多 级结构）的主要目的是( D )。 A. 便于读/写数据； B. 减小机箱的体积； C. 便于系统升级； D. 解决存储容量、价格和存取速度之间的 矛盾。 5、某SRAM芯片，其存储容量为64K×16 位，该芯片的地址线和数据线数目为( D)。 A. 64，16； B. 16，64； C. 64，8； D. 16，16。
36、640KB的内存容量为 (C) 。 A. 640000字节； B. 64000字节； C. 655360字节； D.32000字节。 37、若存储器中有1K个存储单元，采用双 译码（二维译码、重合寻址法）方式时 将有译码输出线 (D)条 。 A. 1024； B. 0； C. 32； D. 64。
5、有4片Intel 2114芯片，如图连接。问：
MREQ
A15 A14
与
A10 A9 A0
与
与
CPU
D7 ┇ R/W D0
~
~
A9~A0 CS 2114-1 WE
I/O3~I/O0
A9~A0 CS 2114-2 WE
…