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VHDL 改错题VHDL复习一．改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：●CASE sel IS●WHEN“00”=>q<=a；●WHEN“01”=>q<=b；●WHEN“10”=>q<=c；●WHEN“11”=>q<=d；●END CASE；●答案：CASE语句缺“WHEN OTHERS”语句。

2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC 类型的输入端口，请判断下面给出的程序片段：●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY add IS●PORT（data_in1, data_in2：IN INTEGER；●data_out：OUT INTEGER）；●END add；●ARCHTECTURE add_arch OF add IS●CONSTANT a:INTEGER<=2；●BEGIN●data_out<=( data_in1+ data_in2) * a；●END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。

3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：●ARCHITECTURE test_arch OF test IS●BEGIN●SIGNAL B：STD_LOGIC；●Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。

百度题库VHDL复习资料1.一个完整的VHDL程序，一般有哪几部分组成，它们分别描述的是什么？答：、VHDL程序的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。

2.IF THEN语句、case when语句、with select语句各是什么类型语句，顺序语句必须放在什么地方？答：IF THEN语句与case when语句是顺序语句，with select语句是并行语句，顺序语句必须放在进程中。

3.结构体中常用的功能描述方式有几种？答：1）行为描述方式 2）数据流描述方式 3）结构化描述方式4.QuartusⅡ是CPLD/FPGA集成开发软件，基于QuartusⅡ软件进行设计开发，包括几个步骤，分别是什么？答：步骤分别是：1）新建项目 2）设计输入 3）分析综合及设计编译4）时序仿真 5）引脚分配及下载配置5.1987VHDL标准中规定标识符由什么组成，有什么具体要求？答：标识符可以由英文字母，数字，下划线“-”等组成选择填空1.在VHDL语言中，下列对时钟边沿检测描述中，错误的是（ D ）。

A.if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then2.一个项目的输入输出端口是定义在（ A ）。

A.实体中B.结构体中C.任何位置D.进程体3. 下列语句中，不属于并行语句的是（ B ）。

A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句4.描述项目具有逻辑功能的是（ B ）。

A.实体B.结构体C.配置D.进程5.关键字ARCHITECTURE定义的是（ A）。

A.结构体B.进程C.实体D.配置6.关键字ARCHITECTURE定义的是( A )。

A.结构体B.进程C.实体D.配置7.QUARTESII中编译VHDL源程序时要求（ A ）。

EDA技术与VHDL复习练习题探＜习题一＞一、填空题1、PLD的中文含义是： _______ 。

2、ASIC的中文含义是： _______ 。

3、“与-或”结构的可编程逻辑器件主要由四部分构成：________ 、 ________ 、 ___________ 和____________ 。

4、可编程逻辑器件结构图中一般用“ x ”表示此编程单元为________ 。

5、可编程逻辑器件结构图中一般用“ •”表示此编程单元为________ 06可编程逻辑器件结构图中无任何标记表示此编程单元为____________ 07、可编程逻辑器件按规模的大小一般分为________ 和 _________ o8、低密度可编程逻辑器件的主要有_______ 和9、GAL器件 _______ 代全部PAL器件。

10、PAL器件只能 _______ 编程。

11、GAL器件能 _______ 编程。

12、GAL器件 _______ 代TTL器件。

13、GAL器件采用 _____ 擦除。

14、PAL和GAL器件_______ 系统编程。

15、PAL和GAL器件需要使用_______ 程二、选择题1、可编程逻辑器件PLD的基本结构形式是A :与——与B:与——或C :或---- 与D:或---- 或2、可以多次编程的器件是______ :A : PROMB : PLAC : PALD : GAL3、PLD器件未编程时 ______ :A :有逻辑功能B :没有逻辑功能C : PAL器件有逻辑功能D : GAL器件有逻辑功能4、GAL器件可以用 ____ 擦除：A :普通光B :紫外线C :红外线D :电5、GAL16V8器件的输出引脚最多有______ :A : 16B : 4C : 8D : 206 PAL16V8器件的输入引脚最多有_________A : 16B : 4C : 8D : 207、GAL16V环能取代___________ :A : PAL16V B: 74LS138C : 74LS373D : ispLSI1032E-70PLCC848、GAL16V8勺________ 可编程：A :与阵列B :或阵列C :输出逻辑宏单元OLMCD : A、B都三、判断题1、GAL器件的输出逻辑宏单元OLM不能实现PAL 器件的所有输出形式。

VHDL 复习一．问答题一．问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？赋值符号分别是什么？两种赋值符号有什么区别？l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。

信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。

语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。

l 信号赋值符号为“<=”变量赋值用变量赋值用““:=”。

信号赋值符号用于信号赋值动作，信号赋值符号用于信号赋值动作，不立不立即生效。

变量，赋值符号用于变量赋值动作，立即生效。

即生效。

变量，赋值符号用于变量赋值动作，立即生效。

2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？l 进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。

当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。

件发生，进程再次被激活，如此循环往复。

3什么是库、程序包、子程序、过程调用和函数调用？什么是库、程序包、子程序、过程调用和函数调用？l 库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、调用。

子程序由过程和函数组成。

在子程序调用过程中，过程能返回多个变量，多个变量，函数只能返回一个变量。

函数只能返回一个变量。

函数只能返回一个变量。

若子程序调用的是一个过程，若子程序调用的是一个过程，若子程序调用的是一个过程，就称为过程调用，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。

过程调用、函数调用都是子程序调用。

一、填空题1、三种可编程逻辑器件：EEPROM 、GAL、FPGA 。

2、VHDL程序包含实体、构造体、配置、程序包、和库五部分。

3、结构体的子程序描述语句：块BLOCK、进程PROCES、和子程序SUBPROGRAMS结构。

4、VHDL的客体包括了常数、变量和信号。

5、VHDL的数据类型：整数、实数、位、位矢量、字符、布尔量、时间、字符串。

std_logic是决断类型。

7、构造体的描述方式包括三种，分别是结构、数据流、行为描述方式。

8、双向端口是用inout表示，构造体内部可再次使用的输出是缓冲用buffer表示。

9、VHDL的运算符优先级：逻辑运算符<关系运算符<算术运算符。

10、定义一个信号a，数据类型为4位标准逻辑向量signal a : std_logic_vector(3 downto 0)定义一个变量b，数据类型为2位位向量variable b : bit_vector(1 downto 0) 。

11、Moore状态机输出只是当前状态的函数，Mealy为有限状态机当前值和输入值的函数12、在VHDL的常用对象中，信号、变量可以被多次赋予不同的值，常量只能在定义时赋值。

13、进程必须位于结构体内部，变量必须定义于进程/包/子程序内部。

14、并置运算符 & 的功能是把多个位或位向量合并为一个位向量。

15、判断CLK信号上升沿到达的语句是 if clk’event and clk = ‘1’ then .16、任何时序电路都以时钟为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。

17、一个信号处于高阻（三态）时的值在VHDL中描述为Z’。

18、赋值语句是并行执行的，if语句是串行执行的。

知识点1.信号与变量的区别：①信号延时赋值，变量立即赋值②信号代入用<=，变量代入用:=③信号除当前值外还有许多相关信息，而变量只有当前值④进程对信号敏感而不对变量敏感⑤信号可以是多个进程的全局信号，而变量只是定义他们的顺序域可见。

VHDL复习资料⼀．填空（每空1分，共20分）1．MAX+plusII是ALTERA 公司⾃⼰开发的EDA ⼯具软件。

2． VHDL设计实体的基本结构由库、程序包、实体、结构体、配置等部分构成。

３．在VHDL中最常⽤的库IEEE 标准库，最常⽤的包集合是1164。

４．在VHDL的端⼝声明语句中，端⼝⽅向包括输⼊（in）、输出（out）、输⼊|输出（inout）、缓冲和。

5.VHDL的顺序语句只能出现在进程、函数、过程中，是按程序书写顺序⾃上⽽下，⼀条⼀条地执⾏。

6.VHDL的块语句是并⾏语句结构,它的内部是由并⾏语句构成的7.VHDL的变量（VARIABLE）是⼀种局部量，只能在进程、函数和过程中声明和使⽤。

8.MAX+plusII⽀持⽂本、原理图、波形、符号编辑等不同的编辑⽅式。

9.MAX+plusII⼯具软件有功能、时序、仿真等功能。

10.MAX—PLUSⅡ的波形编辑⽂件分波形输⼊和波形仿真，它们的⽂件扩展名分别是W D F 和S C F。

11.VHDL的实体声明部分指定了设计单元的输⼊输出端⼝，它是设计实体对外的通信界⾯，是外界可以看到的部分。

12.CPLD和FPGA的含义分别是复杂可编程逻辑器件，现场可编程门阵列。

13.在VHDL中,含WAIT语句的进程Process的括号不能再加敏感量 ,否则是⾮法的.14.VHDL的Process（进程）语句是由顺序语句组成的，但其本⾝却是并发语句结构。

15.VHDL的⼦程序有函数和过程两种类型。

16.在VHDL中,标准逻辑位数据有 0和1种逻辑值。

17.MAX—PLUSⅡ的仿真分功能仿真和时序仿真。

18.VHDL的变量（VARIABLE）是⼀个功能变量，只能在进程、函数和过程中声明和使⽤。

19.VHDL的数据对象包括常数、变量、信号和⽂件。

20. 实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

20.VHDL语⾔的字符是以字母的下划线括起来的数字、字母和符号。

2009/2010 学年第一学期末考试试题答案及评分标准（A卷）一、填空题（20分,每空格1分）1、一个完整的VHDL语言程序通常包含实体（entity），构造体（architecture），配置（configuration），包集合（package）和库（library） 5各部分。

2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示；双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。

VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS 结构。

4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。

5、请列出三个VHDL语言的数据类型，如实数、位等。

位矢量，字符，布尔量。

6、设D0为'0', D1为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3的运算结果是“0010”，D3 & D2 & D1 & D0的运算结果是“0100”。

7、构造体的描述方式包括三种，分别是寄存器传输（RTL）描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。

二、判断对错并给出判断依据（20分，每小题5分，判断对错2分，给出正确答案3分）1、传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。

（×）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体（√）3、一个VHAL程序中仅能使用一个进程（process）语句。

一、填空题（根据题意，将下列各题的正确答案填写在对应小题内的“”处，每空1.5分，）1．基于EDA技术的电子系统设计采用的是的方法。

2. 时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为。

3. 图形文件设计结束后一定要通过，检查设计文件是否正确。

4. 一个实用的vhdl程序一般由、和组成。

5.实体的端口定义包括、和。

6. VHDL的操作符包括、、和四类。

7. 在VHDL中，标准逻辑类型数据有种逻辑值。

8.在一个实体的端口方向说明时，输入使用in表示，那么结构体内部不能再使用的输出是用表示；双向端口是用表示；结构体内部可再次使用的输出是用表示。

9．VHDL的短标识符名必须以，后跟若干字母、数字或单个下划线构成，但最后不能为。

10. vhdl的数据对象包括、、、和它们用来存放各种类型数据。

11．在VHDL的端口声明语句中，端口方向包括、、和。

12. 进程process在仿真运行中，只能处于和两种状态。

13. VHDL的结构体用来描述实体的和，它由VHDL语句构成，是外界看不到的部分。

14．CLK下降沿描述语句为：。

15. VHDL的实体声明部分指定了设计单元的或它是设计实体对外的一个通信界面，是外界可以看到的部分。

16. 在VHDL中最常用的库是标准库，最常用的数据包是数据包。

17. 过程调用的两种方法为和。

18. 一个完整的VHDL语言程序通常包含、、、和。

19. 和是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

20. VHDL语言的两大基本语句是和。

21. 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要。

22. 逻辑综合中，信号赋值符号是，变量的赋值符号。

23. 在VHDL中，的数据传输是立即发生的，不存在任何延时的行为。

24. 进程process后面括号里面的称为。

25. 在std_logic类型中，_ ____、_ ____和_ ____三种值不能够被综合所支持。