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微机原讲义理4章总线周期和时序

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精选chap4微机总线技术规范与总线标准管理khn

精选chap4微机总线技术规范与总线标准管理khn

4.2.1 SoC的片内总线
片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA 、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon
高速IO总线
低速IO总线
微机系统中的内总线（插板级总线）
微机系统中的外总线（通信总线）
总线分类
按所处位置(数据传送范围)
片内总线
芯片总线（片间总线、元件级总线）
系统内总线（插板级总线）
系统外总线（通信总线）
非通用总线（与具体芯片有关）
通用标准总线
地址总线
控制总线
按总线功能
数据总线
并行总线
串行总线
特点：各主控模块共用请求信号线和忙信号线，其优 先级 别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；
菊花链（串行）总线仲裁
主控模块1
主控 模块2
主控模块N
允许BG
请求BR
忙BB
总线仲裁器
……
三线菊花链仲裁原理
任一主控器Ci发出总线请求时，使BR＝1任一主控器Ci占用总线，使BB＝1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINi＝l)，则将BG向后传递(BGOUTi＝l)当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG＝1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB＝0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi＝0

第四章 8088的总线操作和时序

第四章 8088的总线操作和时序

§4 8088典型时序分析（最小组态）
• 一、读写总线周期（存储器和I/O） • 二、中断响应周期 • 三、系统复位周期
• 8088最小方式下读写总线周期时序。 ALE 信号在 T1 出现，表明一个总线周 期开始，选通外部地址锁存器，锁存AD 总线上的地址信息。 在RD#、WR#等信号的配合下，T3、T4 期间完成数据访问。 T3 上升沿检测READY信号是否有效， 无效时在T3与T4间插入等待状态Tw。
Status
输出
LOW = I/O Write, HIGH=MEMORY READ
Addr输出
DATA输出
8 0 8 8 写 总 线 周 期 基 本 定 时
(最小组态)
二、中断响应周期
可屏蔽中断（电平触发有 非屏蔽中断（边 效），只有在标志位I=1的 沿触发有效） 条件下，CPU才响应
当外部中断源，通过INTR或NMI引线向CPU发出中断请 求信号，CPU在当前指令执行完以后，响应中断，在响 应中断时，CPU执行两个连续的中断响应周期
•T3, T4:对于读或写总线周期，AD总线上均为数据。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的 • （2）目前，解决方法：在CPU中设计一条准备 就绪READY输入线（存储器或I/O端口输给CPU 的状态线），CPU在T3状态的前沿采样该信号， 当RAM或I/O接口速度不够时，T3与 T4 之间 可插入等待状态 Tw 。 •Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状态 Ti 。
T1
T2
T3
T4
T1

《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案选择题目：1. 当M/IO 0=,RD 0=,WR=1时，CPU 完成的操作是（ c ）。

A. 存储器读操作B. 存储器写操作C. IO 端口读操作D. IO 端口写操作2. 8086CPU 的时钟频率为5MHz ，它的典型总线周期为（ c ）A. 200nsB. 400nsC. 800nsD. 1600ns3. 某微机最大可寻址的内存空间为16MB ，则其系统地址总线至少应有（ D）条。

A. 32B. 16C. 20D. 244. 8086的系统总线中，地址总线和数据总线分别为（ B ）位。

A. 16,16B. 20,16C. 16,8D. 20,205. 8086CPU 一个总线周期可以读（或写）的字节数为（ B ）A. 1个B. 2个C. 1个或2个D. 4个8086有16条数据总路线，一次可以传送16位二进制，即两个字节的数6. 当8086CPU 采样到READY 引脚为低电平时，CPU 将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址7. 当8086CPU读写内存的一个对准存放的字时，BHE和A0的状态为（ A ）。

A. 00B. 01C. 10D. 118. 当8086CPU采样到READY引脚为低电平时，CPU将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址9. 8086CPU的字数据可以存放在偶地址，也可以存放在奇地址。

下列说法正确的是（ A ）A. 堆栈指针最好指向偶地址B. 堆栈指针最好指向奇地址C. 堆栈指针只能指向偶地址D. 堆栈指针只能指向奇地址10. 8086CPU在进行对外设输出操作时，控制信号M/IO和DT/R状态必须是（D ）A. 0,0B. 0,1C. 1,0D. 1,111. 8086CPU复位时，各内部寄存器复位成初值。

复位后重新启动时，计算机将从内存的（ c ）处开始执行指令。

哈工大威海计算机学院 计算机组成原理课件第4章 总线

哈工大威海计算机学院 计算机组成原理课件第4章 总线

特点：按位串行传送； 按应答方式进行联系。 这种方式要求数据格式中设置同步信息。 异步串行数据格式如下：
0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 起始位 （低） 数据位
奇偶 停止位 校验位 （高）
异步串行通信的数据传输率可以用波特率和比特率来衡量 波特率—单位时间内传送二进制数据的位数，单位：bps 比特率—单位时间内传送二进制有效数据的位数，单位：bps 例：在异步串行传输系统中，若字符格式为：1个起始位、7个 数据位、1个奇校验位、1个终止位。假设每秒传输120个数据 帧，试计算波特率及比特率。 解：由题意知，一帧包括 1+7+1+1＝10位 所以波特率为（1+7+1+1）×120＝1200bps
采用存储器为核心的分散连接结构，虽采用中断、 DMA等技术，仍无法解决I/0设备与主机之间连接的 灵活性。 目前：总线连接
二.总线及其技术特点
1、总线：是计算机系统中各部件之间的公共的 信息传递通道。
2、技术特点
1）使系统中的连线大大减少，可靠性高 2）便于硬件和软件的标准化，便于接口设计 3）易于系统模块化，可替换性好 4）便于维修，即可维护性好 5）任意时刻只有一个源发送（主设备），可由多 个部件接收（从设备） 6）有仲裁机制 7）缺点：传输率受带宽限制，且总线一旦故障， 整个系统将瘫痪
离来安排公共时钟周期时间）。 特点： 控制简单； 灵活性差；
当系统中各部件速度差异较大时，严重影响总线
工作效率；
适合于短距离、各部件速度较接近的场合。
2)异步通信：
异步通信是和同步通信完全对立的通信方式，通信双 方无统一的时钟标准来控制数据的传送过程，各部件可按 各自所需的实际时间使用总线。 时间配合：主/从部件间采用应答（握手）方式建立

第四总线结构和时序

第四总线结构和时序

16
25
17
24
18
23
19
22
20
21
VCC（5V）
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1）
TEST
4.1.1 两种工作方式下的公用引脚 地址/数据总线
4.1.1 两种工作方式下的公用引脚 公用控制总线
控制总线共有16条引脚，其中8个是公用引脚（在 两种工作方式下定义功能是一样的），另外8个在两种 工作方式下定义的功能不同
4.1.1 两种工作方式下的公用引脚
8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。
1.
3条--电源、接地引脚 ： VCC、GND（1和20）
2.
1条--时钟信号：CLK，方波信号，占空比约为33%
3.
20条地址/数据线；
4.
16条制控线，其中8根在两种工作方式下名称和功能相同。
存储器
I/O接口
读、写操作
A.BUS 系
D.BUS
统 总
C.BUS 线
输入设备 输出设备
基本概念
l T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。它与CPU的时钟频率有关。T=1/f时钟 ， 如果f时钟 =5Mhz，那么T=200ns。
l 总线周期（机器周期）：CPU通过系统总线对外部（存储器 或I/O接口）进行一次访问所需的时间。一个总线周期至少包 括 4个T状态，即T1,T2,T3,T4。

微机原理4章总线讲义周期和时序

微机原理4章总线讲义周期和时序

如编程时完成相同功能的程序，可选用 不同的指令，但指令的长度和执行时间可 以有很大的不同，所以优选指令有利于提 高程序质量。
例：MOV AX，0 CLC
XOR AX,AX
5
下面举例了解一条指令的执行过程和所需时间 例：ADD MASK[BX+DI],AX
执行本指令需要几个总线周期？需要 多少时钟周期？
WR 低有效，表示处在存储器写或I/O写 INTA 中断响应信号，低电平有效 ALE 地址锁存允许信号，高电平有效,有效时将
地址信号锁存到地址锁存嚣中
11
HOLD为总线保持请求信号 HLDA为总线保持响应信号 DT/R为数据发送/接收信号,为增加数据总 线的驱动能力,采用数据总线收发器 (8286/8287) DEN为数据允许信号,作为8286/8287的输出 允许信号
4.2.2 8086的引脚和功能
8
VCC 8284
RES
808K ALE
READY
RESET BHE
DEN DT/R
STB
OE (3) 8282
地址
BHE
存储器
8286 (2)
T
OE
数据
I/O 芯片
9
GND 1
A14
2
A13
3
A12
4
A11
5
A10
6
A9
7
A8
8
设备不能占用总线 • QS1,QS0指令队列状态信号,意义如下: QS1 QS0 0 0 无操作 0 1 从指令队列中第一字节中取走代码 1 0 队列空 1 1 除第一个字节外,还取走了后续字节中
的代码.
14
其它引脚：
AD15～ AD0 地址/数据复用线

微处理器总线结构和时序(以8086为例) (1)资料

控制总线（CB-Control Bus):
–
用以控制微处理器各部件协调工作。各自独立，有发出，也有 接收。
地址/数据复用总线：
–
地址总线和数据总线复用，分时传送地址信息和数据信息（由 同步信号区分），这样可以节省CPU引脚，但外部电路复杂。
8086的系统总线结构

8086芯片
8086的系统总线结构
8086的系统总线结构
8086通过引脚与总线逻辑电路芯片相连接构成系统总线。
8086的系统总线结构
8086通过引脚与总线逻辑电路芯片相连接构成系统总线。
• 地址总线（AB-Address Bus)：
–
•
用来指定寻址的存储器单元或I/O口。单向，成组使用。
数据总线（DB-Data Bus):
–
•
用来传递信息的通讯线。双向，成组使用，微处理器的位一般 是指数据线的宽度。
选择， DEN 为选通信号。
（3）控制信号M / IO 和RD , WR 完成信息传递控制。
8086的系统总线结构

2.3.4 系统总线——最小模式
（4）中断控制信号
INTR, INTA, NMI
（5）总线控制信号 HOLD,HLDA （6）HLDA控制8282的OE，当CPU总线响应时让出总线。
通常，控制信号应有以下几种类型。 （1）写存储器命令： （2）读存储器命令： （3）输入/输出写命令： （4）输入/输出读命令： （5）传送响应： （6）总线请求： （7）总线允许： （8）中断请求： （9）中断响应： （10）时钟和复位：。

为完成一个总线操作周期，一般要分成4个阶段：
由需要使用总线的主控设备向总线仲裁机构提出使用总线的请求，经 总线仲裁机构仲裁确定，把下一个传送周期的总线使用权分配给哪一 个请求源。

微机原理第4章 8088总线

第4章 8086/8088的总线与时序4.1 8086/8088的引线及功能8086是16位微处理器；8088是准16位微处理器，它对外的数据线是8位的。

它们的地址线是20位的。

8086/8088均为40条引线、双列直插式封装。

它们的40条引线排列如图4-1所示。

为了能在有限的40条引线范围内进行工作，CPU内部设置了若干个多路开关，使某些引线具有多种功能，这些多功能引线的功能转换分两种情况：一种是分时复用，在总线周期的不同时钟周期内引线的功能不同；另一种是按组态来定义引线的功能.用8088微处理器构成系统时，根据系统所连接的存储器和外设的规模，8088可以有两种不同的组态。

在不同组态时有些引线的名称及功能不同。

最小组态：当用8088微处理器构成一个较小的系统时，所连的存储器容量不大，I/O端口也不多，若把MN/MX 引线接电源(+5V)，则8088处于最小组态；最大组态：若构成的系统较大，要求有较强的驱动能力，要通过一个总线控制器来产生各种控制信号。

把引线MN/MX接地，则8088处于最大组态。

所有的微处理器都有以下几类引线用来输出或接收各种信号：●地址线、●数据线、●控制线和状态线、●电源和定时线。

8086/8088的40条引线包括以上4种信号，下面介绍各条引线的功能。

4.1.1的地址和数据线●A D7～AD0：低8位地址/数据线(输入/输出，三态)。

8088数据线是8位的，地址线是20位的，为减少引线的数量于是在8088 内部采用一些多路开关，把低8位地址线和8位数据线分时使用这些引线。

通常当CPU访问存储器或外设时，先要送出所访问单元或外设端口的地址，然后才是读写所需的数据，地址和数据在时间上是可区分的。

只要在外部电路中用一个地址锁存器，把在这些线上先出现的地址锁存下来就可以了。

●A15～A8：地址线(输出，三态)。

这8条地址线是在8088内部锁存的，在访问存储器或外设时输出8位地址。

●A19～A16/S6～S3：地址/状态线(输出，三态)。

PC机的总线结构和时序汇总


8088
U8 3 4 7 8 13 14 17 18 16 15 14 13 12 11 10 9 VCC 3 7 14
14.31818
AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 CLK INTR MX NMI RQ /GT0 RQ /GT1 READY RST TEST
A8 A9 A10 A11 A12 A13 A14 A15 A1LOCK Q S0 Q S1 RD
8088CPU的两种组态
最小组态：一般是单处理器系统 最大组态：一般是多处理器系统：主处理器，协处理器。 协处理器：8088CPU常用的协处理器有：数学协处理器8087； 输入/输出协处理器8089。它们都有自己的指令 系统，可以对其编制程序。
最 小
组 态
最 大
组
态
P33 MN/MX接5V 构成单处理器系统 控制信号由CPU提供 P170
16 15 14 13 12 11 10 9 19 18 33 17 31 30 22 21 23 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 CLK INTR MX NMI RQ /GT0 RQ /GT1 READY RST TEST A8 A9 A10 A11 A12 A13 A14 A15 A16/S3 A17/S4 A18/S5 A19/S6 S0 S1 S2 BHE LOCK Q S0 Q S1 RD 8 7 6 5 4 3 2 39 38 37 36 35 26 27 28 34 29 25 24 32
CLK PCLK READY RESET
8 2 5 10
19 18 33 17 31 30 22 21 23
U7 A1 A2 A3 A4 A5 A6 A7 A8 G DIR 74LS245 B1 B2 B3 B4 B5 B6 B7 B8 18 17 16 15 14 13 12 11

第四章总线与时序


总线的层次结构
系统总线
PCI:Peripheral Component——外部设备互连。32/64 位标准总线，数据传输率132MB/s AGP:Accelerated Graphics Port——加速图形接口， 专为提高视频带宽而设计的总线规范。它是点对点连 接，连接控制芯片组和AGP显示卡，因此严格说AGP 不能称为总线，而是一种接口标准
地址锁存器 8282(两片) STB OE 数据收发器 OE 8286 T/R
地址总线
内 存
数据总线
控制总线
I/O 接口
最大模式下有关引脚的定义
•QS1、QS0 : 指令队列状态输出。
QS1 0 0 1 QS0 0 1 0 操作 无操作 从指令队列的第一字节中取走代码 队列空
1
1
除第一字节外，还取走了后续字节中的代码
T1 CLK
T2
T3
T4
总线周期
时序图 时序图:芯片/总线上有关引脚信号随时间发生变化的 关系图。 T1 T2 T3 T4 时间 CLK 有 关 引 脚 信 号 例
A19~A0 ALE D7~D0 MEMR
IBM PC/XT 总线上存储器读周期时序
时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；
总线主控发出地址信号后，总线上的所有部件均 感受到该地址信号，但只有经过译码电路选中的 部件才接收主控的控制信号，并与之通信。 地址总线是单向的，即地址信号只能由总线主控 至从控。地址总线也是三态的，非主控部件不能 驱动地址总线。
总线的基本概念
数据总线
数据总线上传送数据信息，数据总线是双向的， 数据信息可由主控至从控（写），也可由从控至 主控（读）。
ALE
WR
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电平触发信号。
• BHE/S7 高8位数据总线允许/状态复用信号 为0则AD15~AD8有效 为1则AD7~AD0有效
• RESET 复位信号,当其有效CPU结束当前操 作,对DS,SS,ES,IP及标志寄存器清零,将CS置 为FFFFH。于是CPU从FFFF0H开始执行程 序,FFFF0H处放有一条JMP指令,转到系统程 序入口处,进行初始化,引导到监控程序。
S6 始终为低,表示CPU当前与总线相连
S5 是中断允许标志状态位,为1允许中断
S4和S3指定那一个段寄存器正在被使用.
S4
S3
含义
0
0 当前正在使用ES
0
1 当前正在使用SS
1
0 当前正在使用CS或未用
1
1 当前正在使用DS
15
• NMI 非屏蔽中断请求信号,边缘触发
信号,不能由软件加以屏蔽。 • INTR 可屏蔽中断请求信号,高电平有效,为
16
RD TEST
READY
读信号,低有效,表示正在进行存储 器或I/O读. 测试信号(输入),本信号与WAIT指 令结合起耒使用,执行WAIT指令时, CPU等待,若TEST有效,结束等待,执 行下面指令. 准备就绪信号,一般由存储器或I/O 端口送来,当其有效,可进行数据传 送,一般在T3开始时去采样它,若为 低,需插入等待状态Tw。
ADD 寄存器到内存,访问内存次数：2 所需的时钟周期数为：16(24)+EA EA为12个时钟周期. 对8088而言,执行本指令需要36个时钟周期.
2.实时控制的要求，当用微机实时监测、 控制时，必须估算执行有关程序所需的时 间，以便与测控过程相配合。
6
3.了解时序配合，有利于选用芯片和使用 芯片。例如选用存储芯片时，要注意和 CPU的时序配合；又例在使用液晶芯片时， 需编程产生图形，就需读懂液晶芯片的 有关时序。如某液晶模块的列驱动器 HD61202 的读出时序如下：
精品jing
微机原理4章总线周期和时序
4.1 概述
4.1.1 指令周期、总线周期和T状态
指令周期—执行一条指令所需的时间。 不同指令的指令周期是不同的。
例:最短指令: 寄←寄, 只需要2个时钟周 期.
最长指令: 16位乘、除,约需200个时 钟周期.
2
有些指令周期可划分为一个个总线周期。 总线周期—每当CPU与存储器或I/O端口交 换一个字节(或字、双字)数据所需的时间称 之为一个总线周期。 每个基本总线周期通常包含4个T状态,一个 T状态就是一个时钟周期,是CPU处理动作的 最小单位。
3
时钟频率
一个T状态时间
5M
200ns(0.2μs)
50M
20ns(0.02μs)
100M
10ns(0.01μs)
200M
5ns(0.005μs)
基本的总线周期有：
⒈存储器的读周期或写周期
⒉I/O端口的读周期或写周期
⒊中断响应周期
4
4.1.2 学习时序的目的
⒈了解和熟练掌握指令的执行过程，有利于 在编程时合理选用指令，提高编程质量， 少占存储空间，缩短指令执行时间。
4.2.2 8086的引脚和功能
8
VCC 8284
RES
8086 CPU
RD WR M/IO
CLK ALE
READY
RESET BHE
DEN DT/R
STB
OE (3) 8282
地址
BHE
存储器
8286 (2)
T
OE
数据
I/O 芯片
9
GND 1
A14
2
A13
3
A12
4
A11
5
A10
6
A9
7
A8
8
AD7
9
AD6
10
AD5
11
AD4
12AD313 NhomakorabeaAD214
AD1
15
AD0
16
NMI 17
INTR 18 CLK 19
GND 20
8086 CPU
最大组态 (最小组态)
40
VCC
39
A15
38
A16/S3
37
A17 /S4
36
A18 /S5
35
A19 /S6
34
BHE/S7
33
MN/MX
32
RD
31
RQ/GT0 (HOLD)
30
RQ/GT1 (HLDA)
29
LOCK (WR)
28
S2 (M/IO)
27
S1 (DT/R)
26
S0 (DEN)
25
QS0 (ALE)
24
QS1 (INTA)
23
TEST
22
READY
21
RESET
10
对应最小组态:
M/ IO本信号为高，表示CPU与内存进行数据交换 为低，表示CPU与I/O进行数据交换 DMA传送时，M/IO置为高阻
读写使能信号 E
读写选择信号R/W 芯片选择信号 CS 数据、指令选择信号 D/I
数据 DB7~DB0
注：D/I=1 为数据操作；D/I=0 为写指令或读状态
7
4.2 处理器总线
4.2.1 8086微处理器的工作模式
最小模式：系统中只有一片8086,其存储 容量不大,所要连的I/O端口也不多,总线控 制逻辑电路被减到最小。 最大模式：构成的系统较大,可能包含不 只一片微处理器,或要求有较强的驱动能力 ,带有一个总线控制器8288。
如编程时完成相同功能的程序，可选用 不同的指令，但指令的长度和执行时间可 以有很大的不同，所以优选指令有利于提 高程序质量。
例：MOV AX，0 CLC
XOR AX,AX
5
下面举例了解一条指令的执行过程和所需时间 例：ADD MASK[BX+DI],AX
执行本指令需要几个总线周期？需要 多少时钟周期？
设备不能占用总线 • QS1,QS0指令队列状态信号,意义如下: QS1 QS0 0 0 无操作 0 1 从指令队列中第一字节中取走代码 1 0 队列空 1 1 除第一个字节外,还取走了后续字节中
的代码.
14
其它引脚：
AD15～ AD0 地址/数据复用线
A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线
WR 低有效，表示处在存储器写或I/O写 INTA 中断响应信号，低电平有效 ALE 地址锁存允许信号，高电平有效,有效时将
地址信号锁存到地址锁存嚣中
11
HOLD为总线保持请求信号 HLDA为总线保持响应信号 DT/R为数据发送/接收信号,为增加数据总 线的驱动能力,采用数据总线收发器 (8286/8287) DEN为数据允许信号,作为8286/8287的输出 允许信号
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对应最大组态:
• S2 S1 S0 总线周期状态信号
其编码如下
S2
S1
S0
0
00
0
01
0
10
0
11
1
00
1
01
1
10
1
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性能 中断响应 读I/O 写I/O 暂停 取指令 读内存 写内存 无效状态
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• RQ/GT0 总线请求输入/总线请求允许输出 • RQ/GT1 总线请求/总线请求允许
每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1 • LOCK总线封锁信号,当其有效时,别的总线主