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Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。
数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
所有这些都使用同一种建模语言。
此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。
语言从C编程语言中继承了多种操作符和结构。
Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。
但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。
当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
历史Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。
那时它只是一种专用语言。
由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。
在一次努力增加语言普及性的活动中，Verilog HDL语言于1990年被推向公众领域。
Open Verilog International （OVI）是促进Verilog发展的国际性组织。
1992年，OVI决定致力于推广Verilog OVI标准成为IEEE标准。
这一努力最后获得成功，Verilog 语言于1995年成为IEEE标准，称为IEEE Std 1364－1995。
设计技术782002.12.B 电子产品世界这四个运算符都是二目运算符，它要求有两个操作数。
“＝＝”和“！＝”又称为逻辑等式运算符。
其结果由两个操作数的值决定。
由于操作数中某些位可能是不定值ｘ和高阻值ｚ，结果可能为不定值ｘ。
而“＝＝＝”和“！＝＝”运算符则不同，它在对操作数进行比较时对某些位的不定值ｘ和高阻值ｚ也进行比较，两个操作数必需完全一致，其结果才是１，否则为０。
“＝＝＝”和“！＝＝”运算符常用于ｃａｓｅ表达式的判别，所以又称为“ｃａｓｅ等式运算符”。
这四个等式运算符的优先级别是相同的。
表１列出＝＝与＝＝＝的真值，帮助理解两者间的区别。
下面举一个例子说明“＝＝”和“＝＝＝”的区别。
例：ｉｆ（Ａ＝＝１’ｂｘ） ￥ｄｉｓｐｌａｙ（“ＡｉｓＸ”）； （当Ａ等于Ｘ时，这个语句不执行）ｉｆ（Ａ＝＝＝１’ｂｘ） ￥ｄｉｓｐｌａｙ（“ＡｉｓＸ”）； （当Ａ等于Ｘ时，这个语句执行）移位运算符在Ｖｅｒｉｌｏｇ ＨＤＬ中有两种移位运算符：＜＜ （左移位运算符） 和 ＞＞（右移位运算符）。
其使用方法如下： ａ ＞＞ ｎ 或 ａ ＜＜ ｎａ代表要进行移位的操作数，ｎ代表要移几位。
这两种移位运算都用０来填补移出的空位。
下面举例说明：ｍｏｄｕｌｅ ｓｈｉｆｔ；ｒｅｇ ［３：０］ ｓｔａｒｔ， ｒｅｓｕｌｔ；ｉｎｉｔｉａｌｂｅｇｉｎｓｔａｒｔ ＝ １；／／ｓｔａｒｔ在初始时刻设为值０００１ｒｅｓｕｌｔ ＝ （ｓｔａｒｔ＜＜２）； ／／移位后，ｓｔａｒｔ的值０１００，然后赋给ｒｅｓｕｌｔ。
ｅｎｄｅｎｄｍｏｄｕｌｅ从上面的例子可以看出，ｓｔａｒｔ在移过两位以后，用０来填补空出的位。
进行移位运算时应注意移位前后变量的位数，下面给出一例。
例：４’ｂ１００１＜＜１ ＝ ５’ｂ１００１０； ４’ｂ１００１＜＜２ ＝ ６’ｂ１００１００；１＜＜６ ＝ ３２’ｂ １００００００； ４’ｂ １００１＞＞１ ＝ ４’ｂ ０１００；４’ｂ １００１＞＞４ ＝ ４’ｂ ００００；位拼接运算符（Ｃｏｎｃａｔａｔｉｏｎ）在Ｖｅｒｉｌｏｇ ＨＤＬ语言有一个特殊的运算符：位拼接运算符｛｝。
VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。
利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。
每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。
每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。
Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。
除了endmodule语句外，每个语句的最后必须有分号。
⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。
module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。
其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。
端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。
格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。
Verilog 讲义（二）1）续Verilog 基础2）Verilog 形为描述3.4 运算符九类运算符分类包含运算符算术运算符+ - * / %位运算符~ & | ^ ^~or~^缩位运算符& ~& | ~| ^ ^~or~^逻辑运算符! && ||关系运算符> < <= >=相等与全等运算符== != === !==逻辑移位运算符 <<>> 连接运算符 {}: 条件运算符 ?根据操作数的不同，又可分为三类：1）单目运算符只有一个操作数，且运算符位于操作数的左边如：~clk &a ~& 缩位运算符wire [7:0] aparity=^a (奇校验)2）双目运算符a+b a%b {a,b,c}3）三目运算符out=(sel)?a:b;运算符的优先级参：P443.4.1 算术运算符1）减法亦可用作单目运算符，取补运算2）除法运算符：整型类数据小数部分被截去： integer a=7/2=33）% 取余运算 7%2=13.4.2 位运算符1）~a 按位取反2）a&b 按位相与若a,b 位数不同，短的高位补0，（x者补x）3）^ ^~ 双目3.4.3 缩位运算符单目运算符，按位进行逻辑运算，结果产生一位的逻辑值。
A=4’b1001&a ~&a |a ~|a ^a ~^a0 1 1 0 1 0 3.4.3 逻辑运算符a&&b结果为一位的逻辑值若操作数为多位，只要有一位为1，整个操作数看作逻辑1；若有不定态，结果亦为不定态。
3.4.5关系运算符结果为一位的逻辑值。
3.4.6 相等与全等运算符结果为一位逻辑值相等：比较每一位，所有相等，关系满足，若有不定态或高阻态，不定态结果。
全等：与相等比较过程相同，亦将不定态及高阻态作为逻辑状态比较。
3.4.7 逻辑移位运算符<< >> 以0补位。
