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第六章 微处理器8086的总线结构和时序PPT课件

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8086总线周期时钟周期

8086总线周期时钟周期
17
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
30
（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
19
在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
20
允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。

8086微处理器的功能与结构

8086微处理器的功能与结构

8086微处理器的功能与结构四、80x86微处理器的结构和功能(一)80x86微处理器1.8086/8088主要特征(1)16位数据总线(8088外部数据总线为8位)。

(2)20位地址总线，其中低16位与数据总线复用。

可直接寻址1MB存储器空间。

(3)24位操作数寻址方式。

(4)16位端口地址线可寻址64K个I/O端口。

(5)7种基本寻址方式。

有99条基本指令。

具有对字节、字和字块进行操作的能力。

(6)可处理内部软件和外部硬件中断。

中断源多达256个。

(7)支持单处理器、多处理器系统工作。

2.8086微处理器内部结构8086微处理器的内部结构由两大部分组成，即执行部件EU(Execution Unit)和总线接口部件BIU(Bus Interface Unit)。

和一般的计算机中央处理器相比较，8086的EU相当于运算器，而BIU则类拟于控制器。

3.8086最小模式与最大模式及其系统配置最小模式在结构上的特点表现为:系统中的全部控制信号直接来自8086CPU。

与最小模式相比，最明显的不同是系统中的全部控制信息号不再由8086直接提供，而是由一个专用的总线控制器8288输出的。

4.8087与8089处理机简述(1)8087协处理机8087协处理机与8086组合在一起工作，以弥补8086在数值运算能力方面的不足，所以它又称为协处理机。

(2)8089I/O处理机8089是一个带智能的I/O接口电路，相当于大型机中的通道，它将CPU的处理能力与DMA控制器结合在一起。

它具有52条基本指令，1MB的寻址能力，包含两个DMA通道。

8089也可以与8086联合在一起工作，执行自己的指令，进行I/O 操作，只在必需时才与8086进行联系。

在8089的控制下，可以进行外设与存储器之间、存储器与存储器之间以及外设与外设之间的数据传输。

同时，8089还可以设定多种终止数据传输的方式。

5.总线时序一个基本的总线周期包括4个时钟周期，即4个时钟状态T 1 、T2 、T3 和T4 。

微机原理 复习8086

微机原理 复习8086

地址 数据
CLK DEN VCC 8284 RES 外部复位信号 RESET RDY MN/MX CLK RESET READY 8086 BHE A19~A16 AD15~AD0 INTR S0 S1 S2
பைடு நூலகம்
INTA AMWC DT/R AIOWC ALE MRDC MWTC IORC 8288 IOWC BHE AB 存储器 8286 T OE DB I/O接口
• 8086指令队列的作用是什么？ 答：作用是：在执行指令的同时从内存 中取了一条指令或下几条指令，取来的指 令放在指令队列中这样它就不需要象以往 的计算机那样让CPU轮番进行取指和执行的 工作，从而提高CPU的利用率。
EU
指令队列
BIU
8086CPU内部寄存器有哪几种？各自的特点 和作用是什么？ 8086CPU有14个16位寄存器和8个8位寄 存器，可分为： 数据寄存器；指针和变址寄存器；段寄 存器；指令指针寄存器；标志寄存器。
• 为了实现寻址1MB存储器空间，8086CPU将 1MB的存储空间分成若干个逻辑段进行管理， 4个16位的段寄存器来存放每一个逻辑段的 段起始地址。
• 已知堆栈段寄存器（SS）=2400H，堆栈指 针（SP）=1200H，计算该堆栈栈顶的实际 地址，并画出堆栈示意图。 • （SS）=2400H，（SP）=1200H ；PA=（SS）×10H＋（SP）= 2400H×10H ＋1200H = 25200H。
8086CPU 重新启动后，从何处开始执行指 令？ • 答：重新启动后，CS=FFFFH，IP=0000H，故 从物理地址为FFFF0H 的位置开始执行指令 。
8086 系统中存储器采用什么结构？用 什么信号来选中存储体？
• 答：8086 系统中，存储器采用分体结构，1MB 的 存储空间分成两个存储体：偶地址存储体和奇地 址存储体，各为512KB。 • 使用A0 和BHE 来区分两个存储体。当A0=0 时，选 中偶地址存储体，与数据总线低8位相连，从低8 位数据总线读/写一个字节。当BHE =0 时，选中奇 地址存储体，与数据总线高8 位相连，从高8 位数 据总线读/写一个字节。 • 当A0=0，BHE =0 时，同时选中两个存储体，读/写 一个字。

8086CPU的总线周期和工作方式

8086CPU的总线周期和工作方式

8086CPU的引脚特征
3.
•
•
控制总线 READY准备就绪信号(输入) 为高时有效，是由被访问的存储器或I/O端口发来的响 应信号。为高时表示所寻址的存储单元或I/O端口已经 准备就绪。在查询方式中要用到(见第4页TW状态)。 TEST 测试信号(输入) 该引脚用于多处理器系统中实现8086CPU之间的同步 协调。当CPU执行WAIT指令时，CPU每隔5个时钟周 期对该引脚的输入进行测试。若为高，则CPU进入 WAIT状态，重复执行WAIT指令，直到 TEST ＝0。
8086CPU的引脚特征
3. 控制总线 • BHE 总线高字节允许(输出，三态) BHE 为低，表示高8位数据线上的数据有效； 若为高，表示数据传送只有低8位。 BHE 和A0配合用来产生奇偶存储体的选择信号。 • RD 读控制信号(输出，三态) 为低时(有效)，表示CPU正在进行读存储器或 I/O端口的操作。
8086CPU的引脚特征
2. 地址/状态线A19/S6~A16/S3(输出，三态) • 访问存储器： T1状态输出地址的高4位。 其它状态输出S6~S3状态信号，S6为0， S5表示IF(中断允许标志)的状态，S3、S4 的组合表示正在使用的段寄存器名(见书上 的表)。 • 访问I/O设备： 4位皆为0。
8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。

第05章 8086总线操作和时序 PPT课件

第05章 8086总线操作和时序 PPT课件

DT / R ( S1 )
AD1
15
26
DEN ( S0 )
AD0
16
25
ALE
NMI
17
24
INTA
INTR
18
23
TEST
CLK
19
22
READY
GND
20
21
RESET
8
引脚功能分类：
1）、数据引脚 2）、地址引脚 3）、控制引脚 4）、其它引脚
9
1）. 数据引脚
AD15～AD0（Address/Data）
13
（2）、WR（Write）
写控制，输出、三态、低电平有效 CPU在写出数据给存储器或I/O端口时有效。
（3）、RD（Read）
读控制，输出、三态、低电平有效 CPU在从存储器或I/O端口读取时有效。
14
组合后，控制4种基本的总线周期
引脚
总线周期
IO/M WR RD
读存储器 低
高
低
写存储器 低
AD18 / S5
A10
6
35
AD19 / S6
A9
7 8088 34
SS0
(HIGH)
A8
8
33MN /ຫໍສະໝຸດ MXAD7932
RD
AD6
10
31
HOLD (RQ)/ GT0)
AD5
11
30
HLDA (RQ1 /GT1)
AD4
12
29
WR (LOCK)
AD3
13
28
M / IO ( S2 )
AD2
14
27
反之接地，8088工作在最大模式

第六章 微处理器8086的总线结构和时序

第六章 微处理器8086的总线结构和时序

数据/地址分离电路(最小模式)
8086
ALE BHE/S7 A19-A16 /S6-S3
CPU总线
8282或 ’373
STB
系统总线
BHE 地址总线 A19 - A0 OE
AD15-AD0
8286或 ’245
D15 - D0 数据总线 DEN DT/ R OE DIR
总线电路中常用的芯片
• 三态总线驱动器 –驱动、隔离 –单向、双向
注：80286以后的CPU不再区分这两种工 作模式
。
最大模式下的连接示意图
ALE
地址 锁存器
地址总线
时钟发 生 器 8284A
8088 CPU
8282
数据总线 缓冲器
数据总线
8286
总 线 控制器
GND
MN/MX
控制总线
8288
CLK
• 8288总线控制器 • 最大模式下， 8288总线控制器产生某些 CPU不再提供的控制信号。 • 8288产生的信号包括：
8086微处理器采用40条引脚的双列直插式 封装。采用分时复用的地址/数据总线，其部 分引脚具有两种功能。8086微处理器有两种 工作方式：
1、最小工作方式：
最小模式是由单微处理器组成的小系统， 在这种方式中，有8086CPU直接产生小系统 （存储器和I/O）所需要的全部控制信号。 这种模式是单处理机模式，控制信号较少， 一般可不必外接总线控制器。
• 锁存器
–信息缓存（有些同时具有总线驱动 能力） –信息分离（如地址与数据的分离）
①
三态总线驱动器
输入
输出
输入
输出
OE
OE
输入
输出
输入

8086总线操作


Type 225
: CS IP : CS IP CS IP : CS IP CS
03FFH 03FCH 0083H 0080H 007FH
8086/8088中断向量表 占内存0000H段
Type 32 Type 31
保 留 27 个
007CH
Type 5 Type 4
0014H 0013H
IP
CS IP CS IP CS IP CS IP
8086总线操作、中断系统及总线请求
1. 8086总线操作：8086微处理器与片外存储器 或I/O接口进行数据传输时，经BIU执行8086 规定的总线操作。 2. 8086的中断系统：8086微处理器可处理256种 中断。 3. 8086总线请求：在一个系统中，若存在多个 可控制总线的主模块时，总线使用权的转移 存在着一个请求与响应的过程。
8086 中 断 分 类 图
2. 8086中断系统（续）
• 中断向量与中断向量表 中断向量：每种中断处理程序的入口地 址称为中断向量。 中断向量表：8086将内存最低地址的1K 单元作为中断向量表，存放256种中断处 理程序的入口地址，每个地址占4字节。 中断向量表的分配如下图所示：
用 户 定 义 224 个
8086 专 用 5 个
0010H 000FH
000CH 000FH
溢出中断
断点中断 非屏蔽中断
Type 3 Type 8 Type 1 Type 0
0008H 0007H
单步中断 0004H 0003H 除数为 0 0000H
2. 8086中断系统（续）
• 8086对外部硬件中断请求INTR的响应： 当INTR有一高电平，即有可屏蔽中断请求。 若此时IF=1且当前指令执行完，进入中断响 应周期，处理过程如下： a. INTA#在两个总线周期中分别发出有效信号， 第二周期中8086读到中断类型码 b. 保护现场：标志寄存器入栈，清除IF和TF标 志位，保护断点（下一条指令地址入栈）。

第2讲 16位微处理器80861PPT课件

程序执行由取指令和执行指令的循环来完成的，每条指 令执行完后CPU必须等待到下条指令取出来后才能执行。
取指 执行 取指 执行 ... ... 取指 执行 时间坐标
18
（二）8086 CPU的寄存器结构
★ 通用寄存器 ★ 专用寄存器 ★ 段寄存器 ★ 标志寄存器FR ★ 指令指针寄存器IP
19
1. 通用寄存器
9
（3）说明
指令队列 8086 的指令队列为6个字节,8088 的指令队列为4个字节。 不论是8086还是8088都会在执行指令的同时从内存中取下一条或 几条指令，取来的指令放在指令队列中，使 BIU 具有预取指令的 功能，是一种先进先出（FIFO）的数据结构。 指令执行顺序 顺序指令执行：指令队列存放紧接在执行指令后面的那一条指令。 执行转移指令：BIU 清除指令队列中的内容，从新的地址取入指 令，立即送往执行单元，然后再从新单元开始重新填满队列。
8086系统的硬件结构
系统总线BUS
系
地址总线AB
统
数据总线DB
CPU
总
线
控制总线CB
形 成
主存
I/O接口
I/O设备
外设
1
8087 协 处 理 器
8088 微 处 理 器
地址锁存器 数据收发器
8288 总线控制器
8284 时钟发生器
只读存储器 ROM
随机存储器 RAM
8259中断控 制器
地址总线
数据总线
4 个段地址寄存器（CS、DS、ES、SS） 16位指令指针寄存器IP 20位的地址加法器(16D（10H）段地址+偏移地址＝物 理地址) 6字节（8086）或4字节（8088）的指令队列 输入输出控制电路: 处理器与外界总线联系的转接电路。 包括三组总线：20 位地址总线，16 位(8086)或8位（8088）双 向数据总线，一组控制总线。

第5讲、8086_8088微处理器引脚功能、总线结构和时序

第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。

y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。

所有的总线控制信号都直接由8086/8088产生。

总线控制逻辑电路被减少到最小。

适合于较小规模的系统。

y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。

适合于中等规模或大型的8086/8088系统中。

系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。

最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。

第6章微处理器8086的总线结构和时序

第6章 微处理器8086的总线结构和时序6.1 学习指导本章是本课硬件部分的开始。

硬件部分不太容易接受，但却是理解微机工作原理的关键。

只有搞懂了几个主要硬件部分的工作原理，再结合第三章的微处理器的功能结构及其与存储器的组织，综合理解，方可真正体会出复杂的微机工作原理。

本章是在第三章的基础之上再进一步介绍8086微处理器的总线结构和时序，从而可完整地了解微处理器的工作原理。

主要有两大部分内容：1． 8086引脚定义和系统总线结构2． 8086的系统总线时序每一部分又从最大系统和最小系统两个方面来介绍，其中最小系统是重点，最大系统可通过与最小系统比较异同来掌握。

具体要求搞懂并记住重点信号如RESET、RD、WR、ALE、DEN、DT/R、M/IO、READY等,并学会构成系统总线；时序中的读、写时序是重点，在学会画的同时，要结合总线结构理解微处理器执行一条指令的过程，即微处理器的工作原理。

6.2 补充知识1．部分概念小结：一个时钟周期：控制微处理器工作的时钟信号的一个周期（一负脉冲与一正脉冲的时间和）。

一个总线周期：8086CPU通过总线对外部（存储器或I/O接口）进行一次访问所需的时间。

一个指令周期：CPU执行某一条指令所需的时间（包括取指令的总线周期和执行指令所代表的具体操作所需的时间）。

一个基本的总线周期包括4个时钟周期，即T1、T2、T3和T4，又称为4个T状态。

读写总线周期在这4个T状态下完成的工作是不同的，于是就有了读总线周期和写总线周期。

一个实际的总线周期除4个T状态外还可能在T3和T4之间插入若干个等待周期Tw。

典型的总线周期是在CPU的BIU需要取指令来填补指令队列的空缺或当EU在执行指令过程中需要申请一个总线周期时，BIU才会进入执行总线周期的工作状态。

处于两个总线周期之间可能存在若干的空闲状态，简称T1状态。

2．P230页的图6.11中断响应周期时序中,要注意CPU是从数据总线AD7~AD0上读入接受中断响应的接口提供的中断类型码的。

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（2）多总线结构
面向CPU的双总线结构
双总线结构
面向主存的双总线结构
多总线结构
① 双总线结构 a) 面向CPU的双总线结构
M CPU
I/O
I/O
I/O
缺点：存储器与I/O设备的数据传输必须通过CPU
b) 面向存储器的双总线结构
CPU
M
I/O
I/O
I/O
② 多总线结构 • 系统中拥有两个以上的总线
第6章
微处理器8086的总线结构
和时序
mov ax,12h call display Jmp 1234h
6.1 8086系统总线结构
6.1 .1 系统总线及结构
1、总线：
是一组导线和相关的控制、驱动电
路的集合。是计算机系统各部件之间
传输地址、数据和控制信息的公共通
道。
地址总线（AB）
数据总线（DB）
2）控制总线：
• WR：输出，三态 –写选通信号，表示CPU正在写数据到 MEM或I/O设备。
• RD：输出，三态 –读信号，表示CPU正在从总线上读来自 于MEM或I/O设备的数据。
• M/IO：输出，三态 –区分是读写存储器还是读写I/O端口 （即地址总线上的地址是存储器地址还 是I/O端口地址）。
– 驱动、隔离 – 单向、双向 • 锁存器 – 信息缓存（有些同时具有总线驱动
能力） – 信息分离（如地址与数据的分离）
① 三态总线驱动器
输入 OE
输入 OE
输出
输入 OE
输出
输入
OE
输出 输出
典型总线驱动器芯片
• 8286 / 74LS245 —— 8双向总线驱动器
–内部包含8个双向三态门
A0 A1
注：80286以后的CPU不再区分这两种工 作模式
。
最大模式下的连接示意图
时钟发 生器
8284A
8088 CPU
MN/MX
GND
ALE 地址 锁存器
8282
数据总线 缓冲器
8286
总线 控制器
8288
CLK
地址总线 数据总线 控制总线
• 8288总线控制器 • 最大模式下， 8288总线控制器产生某些
8286
B0 B1
A2
74LS245
B2
A3
B3
A4
B4
A5
B5
A6
B6
A7
B7
OE
T
OE：输出允许。 T： 方向。 T=0，B→A；T=1，A→B
74LS244 —— 8总线驱动器
内部包含8个单向三态门，分为两 组分别控制
E1 E2 1A1 1A2 1组输入 1A3 1A4 2A1 2A2 2组输入 2A3 2A4
数据/地址分离电路(最小模式)
8086
ALE BHE/S7 A19-A16 /S6-S3
AD15-AD0
CPU总线
8282或 ’373
STB
OE
8286或 ’245
DEN
OE
DT/ R
DIR
系统总线
BHE A19 - A0
地址总线
D15 - D0 数据总线
总线电路中常用的芯片 • 三态总线驱动器
• DEN：输出，三态 –数据总线允许信号。用来打开外部数据总 线缓冲器。表示CPU准备好接收和发送数据
• DT/R：输出，三态 –表明CPU正在传送还是接收数据，用来作 为外部数据总线缓冲器的方向控制；
• ALE：输出 –地址锁存允许信号，表示地址/数据总线上 传输的是地址信号。
➢以上三个信号的用法见下页图
控制总线（CB）
2、总线分类
① 按相对 片内总线 CPU的位置 片外总线
② 按层次结构
CPU总线：CPU 其他部件 系统总线：主机I/O接口 外部总线：微机外设
3、系统总线的结构
（1）单总线结构
M
M
CPU
I/O
I/O
I/O
缺点：高速的存储器与低速的I/O接口竞争总线，影 响了存储器的读写速度
状态 译码器
CLK AEN CEN IOB
控制 逻辑
命令 信号 产生器
控制 信号 产生器
MRDC（MEMR） MWTC（MEMW） AMWC IORC （IOR） IOWC （IOW） AIOWC INTA （INTA）
DT/ R DEN MCE/PDEN ALE
MCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器
6.1.3 8086CPU的引线及功能
1、引脚定义的方法： • 每个引脚只传送一种信息（如RD） • 电平的高低代表不同的含义（如
M/IO） • 在不同模式下有不同的名称和定义
（如WR/LOCK） • 分时复用引脚（如AD15～AD0） • 引脚的输入、输出分别传送不同的
信息（如RQ/GT0）
2、最小模式下的主要引线 • MN/MX 工作模式控制
这种模式是单处理机模式，控制信号较少， 一般可不必外接总线控制器。
最小模式下的连接示意图
时钟发 生器
8284A
ALE
地址/数据
8086
地址 锁存器
8282
CPU DT/R
DEN
数据总线 缓冲器
8286
MN/MX Vcc
• •
地址总线 数据总线 控制总线
2、最大工作方式：
最大模式用于实现多微处理器系统， 在这种工作方式中，8086CPU 不直接提 供用于存储器或I/O读写的读写命令等控 制信号，而是将当前要执行的传送操作 类型编码为3个状态。此为多处理机模式， 控制信号较多，CPU必须通过总线控制 器与总线相连来产生这些控制信号。
–=0（接地）：工作于最大模式； –=1（接Vcc）：工作于最小模式。
1）地址总线、数据总线：
• AD15～AD0：三态 –地址/数据复用引脚。ALE=1时作为地 址线A16～A0，ALE=0时作为数据线 D16～D0。 –传送地址时为输出，传送数据时为双向。
• A19-A16/S6-S3：输出，三态 –地址/状态复用引脚。ALE=1时作为地 址线A19～A16，ALE=0时作为控制信号。
CPU不再提供的控制信号。 • 8288产生的信号包括：
– 独立的I/O控制命令：IORC、IOWC – 独立的存储器控制命令：MRDC、MWTC – 中断响应信号和总线控制信号来自• 以上三组信号取代了最小模式的：
– ALE、WR、M/IO、DT/R、DEN、INTA
8288总线控制器逻辑框图
S0
S1 S2
6.1.2 8086的两种工作方式
8086微处理器采用40条引脚的双列直插式 封装。采用分时复用的地址/数据总线，其部 分引脚具有两种功能。8086微处理器有两种 工作方式：
1、最小工作方式：
最小模式是由单微处理器组成的小系统， 在这种方式中，有8086CPU直接产生小系统 （存储器和I/O）所需要的全部控制信号。