第8讲 半导体存储器

（3）工作
Z：加高电平， T5、T6 导通，选中该单元。 写入：在W、W上分别加 高、低电平，写1/0。
W T5 T3
Vcc T4 T6
W
T1
T2 Z
读出：根据W、W上有无 电流，读1/0。
（4）保持
Z：加低电平， T5、T6截止，该单元未选中，保持原状态 只要电源正常，保证向导通管提供电流，便能维持一管导 通，另一管截止的状态不变，∴称静态。
DIN
写选择 读选择
A´ 触发器非端
（1） 静态 RAM 基本电路的 读 操作
位线A
´
T5
A´
T1 ~ T4
行地址选择
A
T6
位线A
行选 列选
T5、T6 开 T7、T8 开 T6 读放 T8 DOUT
T7
列地址选择
T8
VA
读放 写放大器 写放大器
DOUT
DIN
写选择
读选择
（2） 静态 SRAM 基本电路的 写 操作 位线A 位线A ´ A´ A T ~ T
（1）单译码方式
A1 A2 字线1 字线2
地 址 译 码 器
字线2n
存 储 体
An
位线1
2
k
读/写
读/写控制电路
片选
D1
D2
Dk
例如，地址输入线n条，经地址译码器译码，可译出2n 个状态， 分别对应2n 条字线，某一字线被选中时，同一行中的各位b1bk就都被选中，由读写电路对各位实施读出或写入操作
静态单元是非破坏性读出，读出后不需重写。
2、 静态 RAM 基本电路
位线A
´
T5
存储单元 A A´ T1 ~ T4
行地址选择
位线A
T 1 ~ T 4 触发器 T 5 、T 6 行开关
T 7 、T 8 列开关 T 7 、T 8 一列共用
T6
T7
列地址选择
T8
写放大器
写放大器
读放 D OUT
A 触发器原端
控制端：
片选CS
= 0 选中芯片 = 1 未选中芯片 电源、地
写使能 WE = 0 写 = 1 读
例.DRAM芯片2164 （64K×1位） 外特性：
GND CAS Do A6 16 1
A3 A4 A5
A7 9 8
2164（64K×1）
空闲/刷新 Di WE RAS A0 A2 A1 Vcc
分时复用，提供16位地址。 地址端： A7～A0 数据端： Di（入） Do（出） = 0 写 写使能WE 高8位地址 = 1 读 控制端： 行地址选通RAS ：=0时A7～A0为行地址 片选 列地址选通CAS ：=0时A7～A0为列地址 电源、地 低8位地址 1脚未用，或在新型号中用于片内自动刷新。
存储芯片
芯片的封装：存储体，地址译码器和读写线路封装成 一个芯片，芯片外部有地址引脚、数据引脚和控制信 号引脚等。 例.SRAM芯片2114 Vcc A7 A8 A9 D0 D1 D2 D3 WE （1K×4位）
外特性：
地址端： A9～A0 数据端： D3～D0
18
1
2114（1K×4）
10
9
A6 A5 A4 A3 A0 A1 A2 CS GND
第8讲
半导体存储器
一、 存储器的构成
二、 存储器与 CPU 的连接
一、存储器的构成
半导体存储器由存储体、地址寄存器、地址译码驱 动电路、读/写控制逻辑、数据寄存器、读/写驱动器 等六个部分组成，通过系统数据总线、地址总线和 控制总线与CPU相连，如图所示。
1.存储体
存储体是存储器的核心，是存储单元的集合体。每 个存储单元又由若干个基本存储电路（或称存储元、 记忆单元）组成，按记忆单元在运行中能否长时间 保存信息分为静态存储器（SRAM）和动态存储器 （DRAM）。 静态RAM是利用双稳态触发器来记忆信息的。只 要不断电,信息不会丢失,功耗较大,速度快,作Cache。 DRAM依靠电容存储电荷的原理存储信息。使用 时需要不断给电容充电。功耗较小,容量大,速度较快, 作主存。
W （ 位 线）
Z（字线） T Cs
VDD
读出后需重写，∴称动态。
DRAM的刷新
为了维持MOS型动态记忆单元存储的信 息，每隔一定时间必须对存储体中的所有记 忆单元的栅极电容补充电荷，这个过程就是 刷新。 从上一次对整个存储器刷新结束到下一 次对整个存储器全部刷新一遍为止，这一时 间间隔称为刷新周期。
集中式
3）常用的刷新方式 分散式
异步式
最大刷新间隔
2ms。
在此期间，必须对所有动态单元刷新一遍。 刷新方法 按行读。仅需要行地址，不需要列地址。 刷新对CPU是透明的 刷新一行所用的时间 刷新周期（存取周期） 刷新一块芯片所需的刷新周期数由芯片矩阵 的行数决定。
刷新方式 （1）集中刷新 2ms内集中安排所有刷新周期。

双译码结构 又称重合法，所对应的存储器是位结构的。 可以减少选择线的数目。地址译码器分成X 向和Y向两个译码器。若每一方向有n/2个输 入端，它可以译出2n/2个输出状态，那么两 个译码器交叉译码的结果，共可译出 2n/2×2n/2=2n个输出状态，其中n为地址输 入线的数目。但此时译码输出线却只有 2×2n/2根。例如n=12，双译码输出状态为 212=4096个，而译码线仅只有2×26=128根。
1 4
T5
行地址选择
T6
行选 列选
T5、T6 开 T7、T8 开
两个写放
T7
列地址选择 写放 写放
T8
DIN
读放
DOUT
写选择 读选择
DIN
（左） DIN （右） DIN
反相
T7 T8
T5 T6
A´ A
DRAM存储器
DRAM依靠电容存储电荷的原理存储信息。
单管动态存储元 （1）组成
Cs：记忆单元
T：控制门管 Z：字线 W：位线 “0”：Cs无电荷，电平低 W （ 位 线） Z（字线）
SRAM存储器
1、六管静态MOS记忆单元电路
（1）组成 T1、T3：MOS反相器 T2、T4：MOS反相器 W
T5 T3
Vcc
T4 T2 Z T6
W
触发器 T5、T6：控制门管 Z：字线，选择存储单元
T1
位线，完成读/写操作 W、 W： （2）定义 “1”：T1导通，T2截止 “0”：T1截止，T2导通
(3) 读/写线的连接 (4) 片选线的连接

连接方法
低位地址线、数据线、电源线（不要求）直接相
连 高位地址线 全译码方式－－高位地址线经译码后产生片选信 号CS#； 线译码方式－－除片内寻址外的高位地址线直接 分别连至各个芯片的片选端CS#。 控制总线组合形成读/写控制线WE#或WE#/OE#
存储校验线路 主存一般采用海明校验码纠正数据出错。
二、 存储器与 CPU 的连接
中央处理器对存储器进行读/写操作，首先由地 址总线给出地址信号，然后要发出有关进行读操作或 写操作的控制信号，最后在数据总线上进行信息交流。 因此，存储器同中央处理器连接时，要完成 ：
(1) 地址线的连接
(2) 数据线的连接
R/W R/W
50ns
刷新 刷新 2ms 死区
用在实时要 求不高的场 合。
（2）分散刷新 各刷新周期分散安排在存取周期中。
R/W 刷新 R/W 刷新
100ns
用在低速系 统中。
（3）异步刷新 各刷新周期分散安排在2ms内。 每隔一段时间刷新一行。
例. 2ms ≈15.6 微秒 每隔15.6微秒提一次刷新请求， 128行 刷新一行；2毫秒内刷新完所有 行。 R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 （DMA请求） （DMA请求）
实现片选的方法可分为三种：即全译码法、部 分译码法和线选法。所以存储单元的地址由片内地 址信号线和片选信号线的状态共同决定。 （1）全地址译码方式 除直接与存储器芯片相连的地址线外，所有剩余的 （2）部分地址译码方式 高位地址线都被连接到地址译码器，参加地址译码， （3）线选译码方式 其译码输出作为存储器芯片的片选信号。 部分地址译码方式也称为局部地址译码方式。其方 法是某些高位地址线被省略而不参加地址译码。简 优点：每一个存储单元只对应内存空间的一个地址 线选法是指用存储器芯片片内寻址以外的系统的高 化了地址译码电路，但地址空间有重叠。 即抵制无重叠。 位地址线中的某一条，作为存储器芯片的片选控制 缺点：译码电路复杂，费硬件。 优点：简化了地址译码电路，省硬件。 信号。 缺点：地址空间有重叠，浪费了地址空间。 优点：选择芯片不需要外加逻辑电路，译码线路简单 缺点：地址重叠区域多，不能充分利用系统的存储器 空间 。
字线
高，T 导通， 低，T 截止。
T
位 线
- -
高
++ VDD
CS
写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； 把 0 信号写入了电容 CS 中。 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。
字线
高，T 导通，
T
位 线
--
++
高
低
CS
VDD
T
Cs
VDD
（2）定义
“1”：Cs有电荷，电平高
（3）工作 T
位 线
字线
高，T 导通， 低，T 截止。
- -
低
++ VDD
CS
写 1 ：使位线为低电平， 若CS 上无电荷，则 VDD 向 CS 充电；
把 1 信号写入了电容 CS 中。 若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。