8 高速信号的EMC分析

EMC设计技巧及其PCB设计中的EMC设计概念1.电源和信号分离：电源和信号的分离是EMC设计的首要任务之一、在PCB设计中，应将电源线与信号线分开布局，以减少互相干扰。

同时，应尽可能减少电源和信号线之间的交叉。

2. 确保地线的良好连接：地线是EMC设计中非常重要的要素，它能够减少电磁辐射和EMI（Electromagnetic Interference）。

在PCB布局中，应尽量保证地线的连续性和低阻抗，降低电磁波辐射。

同时，应避免形成大的回路环路。

3.使用过滤器：过滤器能够消除电源中的高频噪声，并减少信号线上的干扰。

在PCB设计中，可以采用滤波器来实现对电源线和信号线的滤波，以确保干净的电源和信号。

4.布局合理：合理的布局能够降低电磁辐射和EMI。

在PCB布局中，应尽量减少高频回路和低频回路之间的交叉，在布局时要考虑到信号线的长度和走线路径，避免形成长的导线。

5.适当的屏蔽：在一些高频或EMI敏感的电路中，可以采用屏蔽措施来降低电磁辐射和EMI。

在PCB设计中，可以使用金属屏蔽罩或层叠设计来实现对敏感电路的屏蔽，防止其受到外界噪声的干扰。

6.管理高速信号：高速信号的传输会产生较大的电磁辐射和EMI。

在PCB设计中，应采取措施来管理高速信号，如使用差分信号传输、布局合理的地线和终端阻抗匹配等，以降低高速信号对其他电路的干扰。

7.控制接地回路：在PCB设计中，应注意控制接地回路的路径和走向，避免形成大的环路和共模回路。

合理的接地设计能够减少电磁辐射和EMI，提高电子设备的EMC性能。

8.增加电磁屏蔽性能：在PCB设计中，可以通过增加电磁屏蔽材料和层叠设计来提高电子设备的屏蔽性能。

如通过增加地层、空层、屏蔽层等，来抑制电磁辐射和EMI。

以上是一些常见的EMC设计技巧和PCB设计中的EMC设计概念。

在实际应用中，由于不同电子设备的特点和需求不同，EMC设计也会有一定的差异。

因此，在进行EMC设计时，需要根据具体情况选择合适的技巧和措施，以确保电子设备在特定环境下的正常运行和协调工作。

高速信号走线规则随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。

高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。

规则一：高速信号走线屏蔽规则在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。

建议屏蔽线，每1000mil，打孔接地。

如上图所示。

规则二：高速信号的走线闭环规则由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示：时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。

规则三：高速信号的走线开环规则规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。

在设计中我们也要避免。

规则四：高速信号的特性阻抗连续规则高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图：也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。

规则五：高速PCB设计的布线方向规则相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图：相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。

规则六：高速PCB设计中的拓扑结构规则在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。

在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。

如上图所示，就是我们经常用到的菊花链式拓扑结构。

这种拓扑结构一般用于几Mhz的情况下为益。

高速的拓扑结构我们建议使用后端的星形对称结构。

摘要：在现代高速数字电路设计中，信号完整性和电磁兼容性是设计中非常重要的问题。

只有很好地控制串扰、地弹、振铃、阻抗匹配、退耦等电磁兼容因素，才能设计出成功的电路。

模拟电路原理在高速数字电路设计的分析和应用中发挥着很大的作用。

此处较详细地解释了高速数字电路设计中上述电磁兼容问题的产生原因以及解决方法，最后给出了一个实际设计的仿真实例来说明以上现象。

关键词：高速数字电路；信号完整性；电磁兼容性；EDA仿真引言：纵观电子行业的发展，1992年只有40％的电子系统工作在30 MHz以上，而且器件多使用DIP、PLCC等体积大、引脚少的封装形式；到1994年，已有50％的设计达到了50 MHz的频率，采用PGA、QFP、RGA等封装的器件越来越多；1996年之后，高速设计在整个电子设计领域所占的比例越来越大，100 MHz以上的系统已随处可见，采用CS(线焊芯片级BGA)、FG(线焊脚距密集化BGA)、FF(倒装芯片小间距BGA)、BF(倒装芯片BGA)、BG(标准BGA)等各种BGA封装的器件大量涌现，这些体积小、引脚数已达数百甚至上千的封装形式已越来越多地应用到各类高速、超高速电子系统中。

从IC芯片的发展及封装形式来看，芯片体积越来越小、引脚数越来越多；同时，由于近年来IC工艺的发展，使得其速度也越来越高。

这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，而同时信号的频率还在提高，从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。

随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。

对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在评定系统性能时还必须考虑印刷电路板板材的电参数。

因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(Signal Integrity，SI)问题。

高速信号:通常我们定义，一个信号边沿的上升时间如果小于等于4~6 倍的信号传输延时，则认为该信号是高速信号，对该信号的分析要引入传输线理论，而该信号的设计也要考虑信号完整性问题。

如对于一个10MHz 的信号，假设其边沿的上升时间为1ns，而常见的FR- 4 基材的PCB 的表层走线的传输速度为180ps/inch。

可以推算，如果该信号从源端到宿端的走线长度超过了28000mil，就必须作为高速信号对待了。

阻抗不匹配可能带来的问题阻抗不匹配可能引起很多信号质量问题，最常见的包括过冲、振荡、台阶、回沟等。

这些信号质量问题可能会给电路的可靠工作埋下隐患甚至导致系统完全失效。

（1）过冲过冲多是由于驱动太强或匹配不足而导致，过冲的幅度如果超过了芯片允许的最大输入电压，则会对芯片造成损伤，导致器件寿命大大降低。

（2）振荡振荡多是由于传输线上电感量太大或阻抗不匹配而引起多次反射造成的。

如果振荡的幅度太大同样会对器件寿命造成损伤，同时，振荡会使系统的EMC 性能劣化。

另外，如果振荡的幅度超过了信号的判决电平，则会造成错误判决。

（3）台阶产生台阶的可能原因是匹配电阻过大，台阶如果出现在阈值电平附近可能会导致错误判决。

（4）回沟产生回沟的原因可能是匹配电阻过大或串扰。

回沟也会导致错误判决，而且，如果时钟信号在阈值电平附近出现回沟，则可能导致时序电路两次触发。

阻抗匹配端接策略（1）使负载阻抗与传输线阻抗匹配，即并行端接；（2）使源阻抗与传输线阻抗匹配，即串行端接。

如果负载反射系数或源反射系数二者任一为零，反射将被消除.一般应采用并行端接,因其是在信号能量反射回源端之前在负载端消除反射,这样可以减少噪声、电磁干扰以及射频干扰。

但是串行端接比较简单，应用也很广泛。

并行端接并行端接主要是在尽量靠近负载端的位置加上拉或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：①简单的并行端接②戴维宁（Thevenin）并行端接③主动并行端接④并行AC 端接⑤二极管并行端接串行端接串行端接是通过在尽量靠近源端的位置串行插入一个电阻（典型阻值10Ω到75Ω）到传输线中来实现的。

高速时钟电路的EMC设计分类：C++ builder 笔记PCB 初学2010-05-29 12:57 375人阅读评论(0) 收藏举报EMI信号将会干扰电子设备（如收音机、电视、移动电话以及其他类似设备）的正常运行。

在PCB板上，电磁干扰会严重影响系统的正常工作。

在大多数数字系统中，电磁干扰的主要来源是时钟发生以及分发电路。

干扰是电磁波造成的，而电磁波是由于带电粒子在电场中移动产生的，只要存在电信号就一定会产生电磁波。

监管机构要求产生电磁干扰的电子设备必须符合特定的规章制度和要求。

其中一项要求是：在固定的频率范围内，在距离发射源一定距离处由发射源产生的干扰不能超过预定水平。

时钟又是如何影响其他设备的正常工作呢？很多同步设备使用的典型频率为33.3MHz，这个频率经常用作PCI总线、ASIC、FPGA以及处理器的时钟信号源。

与33.3MHz有关的是一系列谐波频率。

33.3MHz的3次谐波即为99.9MHz，因此一块工作频率为33MHz的电路板可能使调谐99.90MHz的收音机不能正常接收。

时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。

一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。

因此，设计好时钟电路是保证达到系统辐射指标的关键，时钟电路EMC设计的好坏直接影响整个系统的性能。

时钟电路中电磁干扰的产生时钟源可以通过两种方式产生电磁干扰。

同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。

时钟的能量是通过天线辐射进入电磁场的。

这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线（屏蔽或非屏蔽）以及未正确接地的设备等。

在高速数字系统中，固定频率的时钟是主要的电磁干扰源。

这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。

而非重复性信号或是异步信号不会产生如此多的电磁干扰。

高速信号常见问题分析（二）--------高速信号线跨沟对眼图抖动的影响分析胡为东美国力科公司上海代表处【摘要】本文简单介绍了高速信号跨沟及回流的概念，并结合实际测试分析高速信号线发生跨沟现象时，高速信号的眼图、抖动以及频谱能量等有何变化。

【关键词】高速信号跨沟力科示波器眼图抖动一、高速信号跨沟及信号回流的基本概念下图1所示为一个信号流向及其回流示意图。

基于基尔霍夫定律，电流是闭环的，也就是说任意一个电路的节点只要有电流流出就一定会有电流流入，返回到节点（通常是驱动器）的电流通常就叫返回电流。

，且高频电流总是沿着最小的环路面积移动，高频返回电流通常是沿着阻抗最小的路径返回。

对于一个同轴电缆，其芯线为电流流动路径，而外壳的地就是返回电流的流动路径，所谓信号跨沟也就是返回电流的路径被断开或者是有部分沟槽；对于一个PCB板上的高速传输线来说，其电流流动路径为PCB板上的传输线，电流返回路径通常为与传输线相邻的地平面或者电源平面层（也称为传输线的参考平面），当与传输线相邻的参考平面层有沟槽等不完整现象时，返回电流的路径就可能被破坏，这时候也称高速信号跨沟。

如图1所示，当返回电流路径被断开或者被沟槽阻隔时通常称为高速信号跨沟。

图1 信号流向及回流路径示意图当高速信号发生跨沟现象时，整个电流的环路面积将增加，通常系统的EMC辐射也将增加。

同时传输线的特征阻抗也将发生变化（如下图2所示为信号线阻抗变化曲线），信号遇到传输线特征阻抗突变点时将发生发射、振铃等信号完整性问题。

图2 Lecroy WE100H-TDR测得的PCB传输线阻抗变化示意图那么高速信号跨沟对信号的眼图、抖动、上升时间等影响是否很大呢？下面我们使用Lecroy的最新款示波器WP760 ZI 来实测下一个3.125Gb/s的XAUI信号跨越分割平面后的眼图、抖动、频谱等参数变化情况以及一个快沿信号（Lecroy的WP760 ZI自带有一个SMA输出接口可以发出一个上升时间为70ps左右（20%-80%），见下图3），可以很方便的用作快沿调试信号。

高速电路emc相关处理
高速电路在设计和测试过程中需要考虑电磁兼容性（EMC）
问题。

EMC是指电子设备在电磁环境中正常工作以及与其他
设备共存的能力。

以下是高速电路EMC相关处理的一些常见
方法：
1. 地线设计：良好的地线设计可以降低电路的电磁辐射和抗干扰能力。

地线的布局应尽量短、宽、粗，并适当地增加接地电源引脚的数量。

2. 错开布局：高速信号线和敏感信号线应错开布局，避免相互干扰。

布线时应尽量避开高电压高电流回路，如电机和电源线。

3. 使用屏蔽技术：对高速电路和敏感信号线采用屏蔽技术，如采用屏蔽罩、屏蔽罩和地线之间加层。

4. 滤波器：在电源线路和信号线上添加滤波器可以抑制高频噪声和干扰。

5. 电磁隔离：通过使用电磁屏蔽箱或电磁隔离器等设备来隔离高速电路与其他设备之间的干扰。

6. EMC测试：进行EMC测试是确保高速电路符合EMC标准
的重要步骤。

常见的EMC测试包括辐射测试和传导测试，通
过这些测试可以评估高速电路的辐射和传导干扰水平，从而进行相应的处理。

另外，高速电路设计中的地方线长控制、信号完整性设计等方面也需要考虑EMC问题。

最好在设计初期就充分考虑EMC，采取相关的处理措施，以确保高速电路的正常工作和稳定性。

电源完整性/EMC/EMI以及热分析面对高速高密度PCB设计的挑战，设计者需要改变的不仅仅是工具，还有设计的方法、理念和流程。

随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。

除大家熟知的信号完整性（SI）问题，Cadence公司高速系统技术中心高级经理陈兰兵认为，高速PCB 技术的下一个热点应该是电源完整性（PI）、EMC/EMI以及热分析。

而随着竞争的日益加剧，厂商面临的产品面世时间的压力也越来越大，如何利用先进的EDA工具以及最优化的方法和流程，高质量、高效率的完成设计，已经成为系统厂商和设计工程师不得不面对的问题。

热点：从信号完整性向电源完整性转移谈到高速设计，人们首先想到的就是信号完整性问题。

信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。

当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。

一般认为，当系统工作在50MHz 时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。

元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。

信号完整性技术经过几十年的发展，其理论和分析方法都已经较为成熟。

对于信号完整性问题，陈兰兵认为，信号完整性不是某个人的问题，它涉及到设计链的每一个环节，不但系统设计工程师、硬件工程师、PCB工程师要考虑，甚至在制造时也不能忽视。

解决信号完整性问题，必须借助先进的仿真工具，如Cadence的SPECCTRAQuest就是不错的仿真工具，利用它可以在设计前期进行建模、仿真，从而形成约束规则指导后期的布局布线，提高设计效率。