数电quartus实验报告

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。

输出s代表本位和，输出co代表向高位的进位。

可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。

VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。

quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。

本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。

一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。

Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。

此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。

二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。

用户可以根据自己的习惯和需求选择适合的方式进行设计。

图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。

2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。

设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。

3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。

仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。

4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。

综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。

5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。

布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。

6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。

QuartusII实验报告××××⼤学实验报告⾃学院（系）专业班成绩评定实验题⽬：第周星期⼀、实验⽬的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使⽤⽅法。

2. 掌握⽤中规模继承电路构成逻辑电路的设计⽅法。

3. 了解EDA软件平台Quartus II的使⽤⽅法及主要功能。

⼆、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的⼯作原理。

2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。

3．完成本实验规定的逻辑电路设计项⽬，并画出接线图，列出有关的真值表。

三、实验基本原理1．译码器译码器的逻辑功能是将每个输⼊的⼆进制代码译成对应的⾼、低电平信号。

译码器按功能可分为两⼤类，即通⽤译码器和显⽰译码器。

通⽤译码器⼜包括变量译码器和代码变换译码器。

变量译码器是⼀种完全译码器，它将⼀系列输⼊代码转换成预知⼀⼀对应的有效信号。

这种译码器可称为唯⼀地址译码器。

如3线—8线、4线—16线译码器等。

显⽰译码器⽤来将数字或⽂字、符号的代码译成相应的数字、⽂字、符号的电路。

如BCD-七段显⽰译码器等。

2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输⼊（⼜称地址输⼊）信号的控制下，从多路输⼊数据中选择某⼀路数据作为输出。

因此，数据选择器实现的是时分多路输⼊电路中发送端电⼦开关的功能，故⼜称为复⽤器。

⼀般数据选择器有n 个地址输⼊端，2n个数据输⼊端，⼀个数据输出端或反码数据输出端，同时还有选通端。

⽬前常⽤的数据选择器有2选1、4选1、8选1、16选1等多种类型。

3．计数器计数器是⼀个庸医实现技术功能的时序部件，它不仅可以⽤来对脉冲计数，还常⽤作数字系统的定时、分频、执⾏数字运算以及其他⼀些特定的逻辑功能。

74LS161是4位同步⼆进制计数器，它除了具有⼆进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。

数电实验三基于Quartus的硬件描述语言电路设计一实验目的（1）了解QuartusII的硬件描述语言电路。

（2）能用VHDl语言设计电路。

二实验设备实验电路开发板DEO，Quartus仿真软件。

三实验要求要求1：并用硬件描述语言实现异或门电路的设计。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求2：，编写一个将二进制码转换成0-F 的七段码译码器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求3：编写一个十六进制计数器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求4：编写一个能实现占空比50%的5M 和50M 分频器即两个输出，输出信号频率分别为10Hz 和1Hz。

1）下载到DE0 开发板验证。

扩展容：利用已经实现的VHDL模块文件，采用原理图方法，实现0-F计数自动循环显示，频率10Hz。

四实验容1，异或门波形仿真为：2，0-F 的七段码译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_2 ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STE_LOGIC_VECTOR(6 DOWNTO 0));END exa3_2;ARCHITECTURE fwm OF exa3_2 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN”0000”=>dis_out<=”1000000”;--显示0WHEN”0001”=>dis_out<=”1111001”;--显示1WHEN”0010”=>dis_out<=”0100100”;--显示2WHEN”0011”=>dis_out<=”0110000”;--显示3WHEN”0100”=>dis_out<=”0011001”;--显示4WHEN”0101”=>dis_out<=”0010010”;--显示5WHEN”0110”=>dis_out<=”0000010”;--显示6WHEN”0111”=>dis_out<=”1111000”;--显示7WHEN”1000”=>dis_out<=”0000000”;--显示8WHEN”1001”=>dis_out<=”0010000”;--显示9WHEN”1010”=>dis_out<=”0001000”;--显示AWHEN”1011”=>dis_out<=”0000000”;--显示BWHEN”1100”=>dis_out<=”1000110”;--显示CWHEN”1101”=>dis_out<=”1000000”;--显示DWHEN”1110”=>dis_out<=”0000110”;--显示EWHEN”1111”=>dis_out<=”0001110”;--显示FWHEN OTHERS=> dis_out<=”1111111”;--灭灯，不显示END CASE;END PROCESS;END fwm;说明:七段码译码器由7个线段状的LED组成，1表示熄灭，0表示点亮，利用不同位置的LED熄灭和点亮组成0~F字符显示；将每一个四位二进制码对应一个相应的七段码输出；波形仿真如下：3，十六进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY exa3_3 ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); --四位计数COUT : OUT STD_LOGIC); --进位位END exa3_3;ARCHITECTURE fwm OF exa3_3 ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0' THEN Q1<=(OTHERS => '0'); COUT<= '0';ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0';IF Q1 >= "1111" THEN Q1<=(OTHERS => '0'); COUT<= '1';END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;说明：Count为进位输出；Rst为清零信号，为0时清零；每计数到1111时,输出count=1,Q=0000;波形仿真：4，分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_4 ISPORT(clk:IN STD_LOGIC;A,B:IN STD_LOGIC;clk_out1:OUT STD_LOGIC;clk_out2:OUT STD_LOGIC);END exa3_4;ARCHITECTURE fwm OF exa3_4 ISCONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计【实验目的】 (1)【实验仪器和器件】 (1)【实验内容】 (1)【设计过程】 (2)【实验过程】 (3)【故障分析及解决】 (5)【实验总结】 (5)【实验目的】1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用【实验仪器和器件】1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板【实验内容】1）用逻辑门设计实现一个半加器，仿真验证其功能生成新的半加器图形模块2）使用半加器图形模块和逻辑门实现全加器，仿真验证其功能，下载到实验板测试，用拨码开关设定输入信号，LED显示输出信号3）用74LS138和逻辑门实现函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)，并仿真验证其功能，下载到实验板测试。

用拨码开关设定输入信号，LED显示输出信号。

【设计过程】1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf 文件储存在工程目录内，方便下次调用2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：3.用74138设计函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)：输入由高位到低位依次为A B C，添加非门和或门，组成函数：【实验过程】1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。

1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。

要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。

2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。

A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。

验证结果无误。

实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。

整个实验都是比较基本的一些语句和一些简单门电路的综合使用。

我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。

个人认为，VHDL语言不够简洁，有些表示比较麻烦。

这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。

⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。

二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。

A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。

⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。

设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。

⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。

数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。

1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。

要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。

2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。

A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。

验证结果无误。

实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。

整个实验都是比较基本的一些语句和一些简单门电路的综合使用。

我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。

个人认为，VHDL语言不够简洁，有些表示比较麻烦。

这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

一、实验内容利用EDA工具Quartus-ll的原理图输入法，验证D触发器的功能，用触发器设计并实现4位二进制计数器电路，设计并实现4位二进制自循环寄存器电路，仿真验证电路功能。

二、实验目的熟悉用QuartusII原理图输入法进行电路设计和仿真，掌握QuartusII图形模块单元的生成与调用。

学会根据时序电路图分析电路的功能，并会自主实现时序逻辑电路的功能设计与仿真。

三、实验设备EDA工具 Quartus-ll四、实验方法与手段（一）D触发器触发器是一种具有两种稳态的用于储存的组件，可记录二进制数字信号“1”和“0”。

D触发器有一个输入、一个输出和一个时脉输入，当时脉由0转为1时，输出的值会和输入的值相等。

此类触发器可用于防止因为噪声所带来的错误，以及通过管线增加处理资料的数量。

其真值表如下：在Quartus-ll原理图输入法导入D触发器，设置输入输出，编译后进行波形仿真，仿真后导出波形。

（二）同步4位二进制加计数器电路4位二进制同步计数器是由四个触发器组成的M＝2的4位二进制同步计数器。

计数脉冲N同时接于各位触发器的时钟脉冲输入CP端，当计数脉冲到来时，各触发器同时被触发，触发器状态由前级的现态决定后级的次态，各触发器的翻转与时钟脉冲同步。

同步计数器的工作速度较快，工作频率也较高。

从而得到其状态转移表为：根据功能表画出卡诺图，从而得到时序逻辑门电路设计图，设置输入输出，编译后进行波形仿真，将清零端先置0后置1，仿真后导出波形。

（三）4位循环移位寄存器电路移位寄存器是一种在若干相同时间脉冲下工作的以触发器级联为基础的器件，每个触发器的输出接在触发器链的下一级触发器的“数据”输入端，使得电路在每个时间脉冲内依次向左或右移动一个比特，在输出端进行输出。

从而得到4位循环移位寄存器的状态转移表为：从而得到逻辑门电路设计图，设置输入输出，设置输入输出，编译后进行波形仿真，将清零端先置0后置1，仿真后导出波形。