实验二Quartus II 软件仿真实验报告

实验二Quartus II使用入门姓名：学号：班级：日期：一、实验目的和要求1、了解Altera 公司EDA软件Qutartus II的基本设计流程2、通过对DE1的操作，初步掌握设计项目的建立，编译，适配过程3、初步认识Verilog硬件描述语言二、实验环境1、PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。

2、友晶DE1开发板和相关配件。

3、软件：Windows XP或者Windows 7操作系统，DE1配套光盘。

三、实验内容1、通过最简单工程项目了解Quartus II基本设计过程。

2、DE1开光和发光管的对应显示控制，即拨动开关，对应的LED亮或灭。

3、了解Modelsim仿真工具和Quartus II的逻辑仿真及时序仿真。

四、实验步骤1、建立Quartus 工程：1）打开Quartus II 工作环境。

2）点击菜单项File->New Project Wizard 帮助新建工程。

3）输入工程工作路径、工程文件名以及顶层实体名。

自己起名字，例如学号等。

注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。

4）添加设计文件。

如果用户之前已经有设计文件（比如.v 文件）。

那么直接添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑新的设计文件。

5）选择设计所用器件。

由于本次实验使用 Altera 公司提供的DE1 开发板，用户必须选择与之相对应的FPGA 器件型号，如下图：6）设置 EDA 工具。

设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序分析工具。

本次实验中不使用这些工具，因此点击Next 直接跳过设置。

7）查看新建工程总结。

在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建。

本科实验报告实验名称: 一、QuartusII9、1 软件的使用二、模十状态机与 7 段译码器显示三、数字钟的设计与仿真课程名称:数电仿真实验实验时间:任课教师:实验地点:实验教师:√原理验证实验类型:□ 综合设计学生姓名:□ 自主创新学号/班级:组号:学院:同组搭档:专业:成绩:实验一 QuartusII9、1软件的使用一、实验目的:一、通过实现书上的例子,掌握QUARTUSII9、1软件的使用;二、编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计以及QUARTUSII9、1软件的使用。

二、实验步骤:1、程序;module ex4(input clk, load, en,input [3:0] qin,output reg [7:0] seg);reg [3:0] qout;always @ (posedge clk or posedge load) beginif (load)qout <= qin;elseif ( en )if (qout == 4'b1001)qout <= 4'b0000;elseqout <= qout +1 ;elseqout <= qout ;endalways @ (qout) begincase (qout)0:seg <= 7'b1000000;1:seg <= 7'b1111001;2:seg <= 7'b0100100;3:seg <= 7'b0110000;4:seg <= 7'b0011001;5:seg <= 7'b0010010;6:seg <= 7'b0000010;7:seg <= 7'b1111000;8:seg <= 7'b0000000;9:seg <= 7'b0010000;default:seg <= 7'b0001000;endcaseendendmodule2、功能图3、操作步骤(1)、建立 Verilog HDL 文件先建立一个工作目录文件,创建一个新项目并对项目命名:对参数设置点击Finish完成创建:(2)、新建文件:点击 File—>New,弹出对话框后选择 Verilog HDL File,然后进行编写代码。

数字电路仿真实验报告班级通信二班姓名：孔晓悦学号：10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交.文件命名规则如“通1_王五_学号”一、实验目的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使用方法。

2. 掌握用中规模继承电路构成逻辑电路的设计方法。

3. 了解EDA软件平台Quartus II的使用方法及主要功能。

二、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。

2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。

3．完成本实验规定的逻辑电路设计项目，并画出接线图，列出有关的真值表。

三、实验基本原理1．译码器译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。

译码器按功能可分为两大类，即通用译码器和显示译码器。

通用译码器又包括变量译码器和代码变换译码器。

变量译码器是一种完全译码器，它将一系列输入代码转换成预知一一对应的有效信号。

这种译码器可称为唯一地址译码器。

如3线—8线、4线—16线译码器等。

显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。

如BCD-七段显示译码器等。

2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输入（又称地址输入）信号的控制下，从多路输入数据中选择某一路数据作为输出。

因此，数据选择器实现的是时分多路输入电路中发送端电子开关的功能，故又称为复用器。

一般数据选择器有n 个地址输入端，2n错误!未找到引用源。

个数据输入端，一个数据输出端或反码数据输出端，同时还有选通端。

目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。

3．计数器计数器是一个庸医实现技术功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。

74LS161是4位同步二进制计数器，它除了具有二进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。

课程名称通信系统集成电路设计实验名称Quartus II实验二专业班级姓名学号日期 ______ 2012.12.16__________实验二：PN9序列，交织器1.实验目的a)了解伪随机序列的应用和产生原理、方法；b)掌握在FPGA上利用线性反馈移位寄存器实现伪随机码发生器的方法。

c)通过波形仿真验证此实现方法的正确性和伪随机序列的周期性。

2.实验环境a)Quartus II 9.1 (32-Bit)b)ModelSim-Altera 6.5a (Quartus II 9.1)c)WinXP操作系统3.实验要求1)PN9序列编写生成PN9的程序，用测试向量将结果写到txt文件中，用Matlab统计周期内的0和1数目。

2)分组交织器8*8 从文本中读出数据（0~255：用8bits表示）交织后写到另一个文本，交织采用分组RAM实现，分组RAM调用IP核实现（先写一个文本，然后按列写入，按行输出）。

3)汉明码（选做）将PN9 4个4个地输入到汉明码编码器中，得到（7,4）汉明码，然后按1%的比例加错。

然后进行译码，观察汉明码的纠错能力。

此部分一共包含3个模块：编码，译码和测试模块。

4.实验内容1）PN9伪随机码发生器在扩频通信、信息加密和系统测试等领域中有着广泛的应用。

伪随机序列的伪随机性表现在预先的可确定性、可重复产生与处理。

伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。

本报告给出了利用VHDL语言实现伪随机码发生器的设计，在FPGA 内利用线性反馈移位寄存器结构实现伪随机码的产生，该方法结构简单，易于实现，所产生的伪随机序列具有周期长和随机特性好的特点。

如图所示的一个n级线性移位寄存器可以用n次多项式来表征，称以此式为特征多项式的n级线性反馈移位寄存器所产生的序列，其周期p ≤2^n -1。

特征式：n级线性反馈移位寄存器（LSFR）的输出是一个周期序列。

quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。

本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。

一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。

Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。

此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。

二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。

用户可以根据自己的习惯和需求选择适合的方式进行设计。

图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。

2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。

设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。

3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。

仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。

4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。

综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。

5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。

布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。

6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。

EDA 设计（Ⅱ）学号：姓名：院系：指导：谭雪琴时间：2011年4月8日目录1.引言 (03)2.正文 (03)2.1.设计要求 (03)2.2.整体电路工作原理 (04)2.3.子模块设计原理与仿真 (04)2.3.1.脉冲发生电路 (04)2.3.2.计时电路 (07)2.3.3.译码显示电路 (10)2.3.4.报时电路 (15)2.3.5.校时、保持以及清零电路 (16)2.3.6.总功能电路连接 (20)2.4.整体电路下载 (21)2.5.扩展闹铃功能设计 (21)2.5.1.闹铃时间设定功能 (21)2.5.2.闹铃显示功能 (22)2.5.3.闹铃响铃功能 (23)2.5.4.闹铃总电路连接 (24)3.结论 (25)4.致谢 (26)5.参考资料 (26)多功能数字钟设计（南京理工大学）摘要：本文详细介绍了多功能数字钟的工作原理及设计过程。

首先利用quartus2软件，采用模块化设计方法，分别设计分频器、模计数器、动态显示电路、清零校时电路和报时电路等功能模块，然后观察仿真波形，确认功能实现后进行封装与调用。

最后将各功能模块整合起来构成整体电路，仿真和调试通过后下载到EDA实验箱，观察实际运行结果。

此外，本文还描述了附加闹铃功能的设计过程，并记述了实验过程中出现的一些问题及解决方案，以及对这次设计的一些经验教训的反思。

关键词：数字钟；校时报时；闹铃；动态显示；消颤；仿真；下载1、引言该数字钟功能丰富、操作简单，可使人们方便的获取时间信息及相关提醒，在实际生活中广泛应用，具有显著的实用价值。

其构成虽较简单，但融合了组合逻辑电路和时序逻辑电路，包括了分频器、计数器、数据选择器、编码器译码器以及锁存器等几乎所有数字逻辑电路的所学内容，是理论联系实际，提高知识技能的绝佳途径。

2、正文2.1 设计要求利用quartus2软件设计一个数字钟，并下载到EDA实验系统中。

要求可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512HZ,59’59”时报时频率为1KHZ）等功能。

实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。

提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。

通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。

二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。

三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。

四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。

输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。

半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。

全加器有3位输入，分别是加数A、B和一个进位Ci。

将这3个数相加，得出本位和数（全加和数）D和进位数Co。

全加器由两个半加器和一个或门组成。

五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。

（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。

如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。

（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。

实验报告实验目的：1.熟悉软件Quartus Ⅱ9.1的功能及其操作；2.熟悉74LS138译码器以及7400与非门等器件；3.熟悉多输入与非门用7400与非门的方法；4.熟悉全加器、全减器的功能及原理并设计电路；5.熟悉DEO开发板的使用；实验设备：1.软件Quartus Ⅱ9.12.DEO开发板3.数据线以及电脑设备实验内容：1：1）打开用QuartusII2）创建工程项目3）新建原理图文件4）绘制原理图5）编译程序6）波形仿真验证；7）目标器件引脚设置8）下载到 DE0 开发板验证。

2：用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）打开用QuartusII2）创建工程项目3）新建原理图文件4）绘制原理图5）编译程序6）波形仿真验证；7）目标器件引脚设置8）下载到 DE0 开发板验证。

实验结果：全加器：（1）设计并绘制原理图：其中：A是加数B是被加数C0是低位的进位信号S是和数C1是高位的进位信号（2）波形仿真验证：（3）目标器件引脚设置：全减器：（4）设计并绘制原理图：其中：功能实现C0-B，C0为被减数，B为减数A代表低位是否向本位借位C1表示本位是否向高位借位D结果（5）波形仿真验证：（6）目标器件引脚设置：故障排除：1.设计全加器时DEO开发板的开关不是打开状态，导致下载运行不正常，打开后边运行成功了。

2.设计全减器时，在DEO开发板上进行测试时发现与预测结果不相同，经过分析知，设计电路时74138译码器的各触角没有弄清楚，本来A是被减数，现在改正后C0是被减数，再进行测试后发现结果正确。

心得体会：通过本实验，在全加器和全减器的时候又熟悉了以前学过的数字电路逻辑设计相关知识，设计全加器和全减器的实验过程相似，只是设计原理图时略有不同；通过这个实验，我已经熟悉实验的操作流程和相关的功能菜单选项。

我也认识到要做到实验的正确必须有严谨认真的实验态度，理论和实践确实不同，实验要求你有较强的动手能力，这样才能保证实验的顺利进行，不至于耽误时间；另外也需要掌握电子技术的基础知识，这样才能保证你设计电路的正确性；同时更需要吸取经验，不犯同样的错误，真正理解错误的原因，正如这次设计全加器和全减器的实验，在设计全减器的过程中没有犯在设计全加器中所犯的错误。

EDA 第二次实验报告一、实验目的：利用QuartusII 软件，采取VHDL 语言编程和LPM 实现的方式设计比较电路，从而熟悉硬件描述语言和LPM 元件定制。

二、实验设计方案： 一、原理说明：当输入两位二进制数A 和B ，设A=A2A1,B=B2B1。

第一从高位开始比较，即比较A 二、B2大小。

假设A2>B2,那么输出F1为1；假设A2<B2,那么输出F2为1。

当A2=B2时，那么再比较低位A 一、B1大小，假设A1=B1,那么输出F3为1。

2、结构框图：三、实验进程：比较电路：设计一个能实现两个二位数比较的电路，如以下图所示，依照A 数是不是大于、小于、等于B 数，相应输出端F1、F2、F3为1，设 A=A2A1，B=B2B1，当A2A1>B=B2B1时，F1为1；A2A1<B=B2B1时，F2为1；A2A1=B=B2B1时，F3为1。

VHDL 实现：1、 新建工程所在的文件夹名称为bijiao 、工程名为bijiao 、顶层实体名称为bijiao ，以后再新建VHDL 文件，以下为其编译并通过的代码： library IEEE;use IEEE.std_logic_1164.all; entity bijiao isB2 B1F1 F2 F3port( a2,a1:in STD_LOGIC;b2,b1:in STD_LOGIC;f1,f2:buffer STD_LOGIC;f3:out STD_LOGIC);end bijiao;architecture bijiao_arch of bijiao isbeginf1<=(a2 and(not b2)) or (a1 and(not b1)and a2) or (a1 and(not b1)and (not b2));f2<=(( not a2) and b2) or (( not a2) and ( not a1)and b1) or ((not a1) and b1 and b2);f3<=not( f1 or f2);end bijiao_arch;VHDL分析调试工具RTL viewer:’.b2’’’’.b2’)(f1+f2)’a2'.b2(a2’.b2)+(a2’.a1’.b1)+(a1’.b1.b2) a1'.a2'.b1a1.a2.b1'a1.b1'a2'.b22、新建波形文件进行波形仿真：功能仿真结果：参数设置：输入数据A （a2a1）的参数设置：End Time ：2.0 us Gard Size: 400ns 输入数据B （b2b1）的参数设置：End Time ：2.0 us Gard Size: 100ns 信号A 、B 的属性：二进制 输出端属性：二进制图示结论：当A 输入为00时,假设B 也为00,那么f1f2f3显示结果为001，其表示f3为1，即A=B ；当A 输入为00时,假设B 为0一、10、11,那么f1f2f3显示结果为010，其表示f2为1，即A=<B ；当A 输入为01时,假设B 为00,那么f1f2f3显示结果为100，其表示f1为1，即A>B ；时序仿真结果：当输入由某一种取值组合变成另一种取值组合时，由于竞争使得电路产生了与稳二位数据A二位数据B输出端: 001表示＝ 010表示< 100表示>出现0到1冒险出现1到0冒险态输出不同的、临时的错误输出，即为冒险。

QUARTUS应用二---计数器设计（实验报告模板）
可编程逻辑器件FPGA实验二
计数译码显示系统设计
一、实验目的
1、掌握中规模集成计数器的逻辑功能，以及任意进制计数器的设计方法
2、熟悉显示译码器和数码管的原理及设计应用
3、了解用数字可编程器件实现集成计数译码显示电路的方法
4、学会分频器的使用
5、进一步熟悉QUARTUS软件的基本使用方法
实验原理
1、计数器
（简述设计中所用两种集成计数器功能原理）
2、显示译码器和数码管
（简述显示译码器和数码管的分类）
3、分频器
（简述分频器的功能）
二、实验内容
1、用74161设计一个十九进制的计数器
（1）原理图
（2）功能仿真波形
（3）时序仿真波形
2、用74190设计一个十二进制减法计数器
（1）原理图
（2）功能仿真波形
（3）时序仿真波形
三、实验总结
1、实验故障及解决方法
2、实验体会
四、思考题
1、七段数码管分为共阴极和共阳极两类，本实验用的是哪一类？对两种数码管，各需选用
何种型号的译码器？
2、在采用集成计数器构成任意N进制计数器时，常采用哪两种方法？各有何特点？。