研究高k电介质的肖特基势的影响通道MOSFET的源
与CMOS晶体管缩放深入到纳米时代，许多新的器件结构有被提出来缩放延伸超出常规
硅CMOS [1]。
这些器件结构主要集中在改进的短沟道效应，例如漏感应势垒降低（DIBL ），饱和速度和热载流子效应。
非对称肖特基隧道来源的SOI - MOSFET的是这样的装置，该装置具有良好的短沟道效应和更好的可扩展性比传统的MOSFET 。
非对称肖特基隧道来源的SOI - MOSFET的它们的源极/漏极区用金属取代，典型地硅化物如铂硅化物为P型STSFETs 和铒或钴硅化物为N型STSFETs相对于高掺杂的硅区在传统的MOSFET 。
该用硅化物源极/漏极区域的主要优点是低寄生效应，优越的缩放性能，易于加工和低的热预算[2]，[3]。
硅化物通常实现在温度低于7000 Ç这使得它们兼容与高k电介质和金属栅极堆栈整合在常规亚65纳米CMOS制程流程中[ 4 ] ，[5]。
因为硅化物已被用于在源/漏区，肖特基势垒被形成在源/漏结。
应有向两端的电阻源和信道的存在该装置的主要缺点[3] ，[6] 。
也可能横跨在漏极侧上的肖特基势垒下降降低了该器件在低漏极电压性能[3]，[6]，[7]。
为了克服这种有小的这些缺陷，金属硅化物肖特基势垒高度（SBH ），如铒硅化物，铂硅化物，钴硅化物等。
已经提出了通过不同的研究小组[ 8 ] 。
SBMOSFETs的漏电流被发现是非常大的比传统的CMOS器件[7]，[8]。
超薄机身（UTB ）和扩展的源/漏极（ESD）是两个重要的方法，提高了肖特基势垒的性能设备。
在副100nm的制度，短沟道效应（常设专家委员会）是首要考虑的，这降低性能显著，使得缩放装置的设计相当挑战性的[5]。
相对较高的S / D肖特基势垒强烈影响器件的阈值电压。
该驱动器电流（ION ）是由隧穿势垒为主导的非负SBHS ，也是当前是不敏感的金属工功能[6]。
电子和空穴可能有助于断态电流（IOFF ）。
从漏极端子隧道限制最小索取IOFF 。
锗通道与金属的S / D和给定IOFF器件具有离子小于类似的硅器件。
低非负肖特基势垒高度（SBHS ），金属的S / D设备可以超越掺杂S / D设备，如果由于串联器件的性能退化电阻和寄生电容是考虑到[9]。
肖特基接触的行为可以有害或有益的半导体器件。
该不利的方面是，它降低了的SB- FET的电流[9]。
该装置的总电流由两个componentsthermionic电流和隧穿电流。
隧道仅发生在20nm左右的硅化物/硅界面[10] 。
开电流是由肖特基势垒高度的限制，所以硅化物具有较低的肖特基势垒高度都需要更好的驱动电流在SB- FET的[ 11 ] 。
的电子和空穴表现出不同的隧穿特性。
隧道孔的概率比电子的高。
该奈米SB- FET的驱动能力可以提高使用更短的间隔长度，以增加边缘的效果在肖特基势垒[ 12 ]领域。
本文中的设备性能和设备的设计是通过使用调查的TCAD SYNOPSYS工具。
的设计和结构提出设备在随着第二节介绍该装置的工作原理。
仿真结果和分析列于第三节。
第四节和第五节描述的设备和结论的分析分别工作。
二。
装置的设计
不对称肖特基隧道来源结构使用高k电介质的SOI - MOSFET的如图1所示。
硅化物作为栅材料和二氧化铪（二氧化铪）用作栅极氧化物。
本装置采用门控制肖特基隧道为目前的喷油器在源和一个重掺杂的口袋在排水端的消除了SB- MOSFET的双极性质和提高了设备在低漏极电压的性能通过提供一欧姆连接[13]。
实验结果示出了该设备的可扩展性得到改善较到STSFET使用二氧化硅栅极材料。
使用的优点氧化铪作为栅极氧化物是载流子的迁移率将得到改善，因此驱动电流。
上的口袋漏极侧形成信道之间的低电阻接触并根据小漏偏漏，消除了潜在的在漏极侧下降，由于肖特基的存在障碍[ 13 ] 。
隧道电流是肖特基势垒的函数高度（SBH ）硅化物和硅交界处之间源，并且其栅极电介质和栅极的厚度电压。
在较低的栅极电压时，电流注入是有限通过隧穿电阻和更高的栅电压时，电流通过隧道和信道的组合不限电阻。
硅化工艺用于制造该装置而这个过程需要的技术优化。
的确扩散金属已被引入到抑制排尿中发生的硅膜时，硅扩散到硅化物。
克服这些技术难题的方法之一可能是设计的MOS晶体管与金属源和无论是排水基于肖特基势垒或修改肖特基源极和漏极由金属制成的。
在这个问题的关键选择是找金属的N和PMOS与调整工作功能设计无论是足够的肖特基势垒或低比电阻的欧姆接触。
高- k的性质介电材料列于Table.1 。
高- k栅介质与金属栅极电极一起有被公认为是一种有效的技术选项，以提高
本集成电路技术的性能。
该25nm的STSFET的设计参数中给出Table.2 。
通过使用电介质具有更高的k值，门的一个较大的值电容可以用较厚的膜来实现。
同
使用引用到相同的电容值，实现二氧化硅，高k电介质膜的有效厚度
是减少了KOX / Khigh - k（其中KOX和Khigh - 一个因素介电常数氧化硅和高k介电材料制成的，分别）。
即等效氧化层厚度的设想
三。
仿真结果
该STSFET的操作原理是这样的：栅极电压控制之间的肖特基势垒隧道来源硅化物和沟道硅。
门控肖特基隧穿电流注入机制有助于改善的内在驱动能力。
适当选择栅氧化层厚度是非常重要的设备设计[14]。
在门的使用硅化物有助于合并使用高k介电材料，提高了性能的设备。
大量的模拟已经进行到找到最优的器件参数，以优化使用TCAD DESSIS工具设备的性能。
N- STSFET的ID -VG特性如图2所示和P- STSFET的ID -VG特性如图3所示。
在漏极电流在低栅压的增加表明口袋在排水不为高度掺杂的要求。
这电流是由后面喷射载流子从
排水的通道由于拨回肖特基结场在排水结束。
高k材料的引入不能解决的氧化层厚度的物理约束为进一步裁员的时候，它也有助于抑制大型门漏电流在使用隧道栅极氧化MOS器件。
实验结果表明，在栅极漏电流所提出的器件是5 ％至10％相比小STSFETs使用二氧化硅栅氧化层。
NSTSFET的ID -VD特性示于图4和PSTSFET的ID -VD特征如图5所示。
该装置的techplot视图是图6所示。
四。
STSFET分析
采用SOI衬底为N＆P的优势STSFET是低堆积掺杂不降解的短由于在源的肖特基势垒通道效应。
该选择硅化物的也是设计的重要STSFETs
A势垒高度影响
其中影响最重要的参数设备的性能是金属/硅的势垒高度结源侧。
可以看出，随着高势垒高度在硅化物/硅交界处，亚阈值当前仅由隧道的限制。
热发射电流的势垒高度的指数函数和独立的栅极电压。
对于大的势垒高度时，相比，热发射电流是可以忽略不计隧穿电流。
作为势垒高度增加，成为当前减小时，由于在高的隧穿电阻来源肖特基结。
B.亚阈值摆幅
亚阈值摆幅是独立的屏障高度。
在低势垒高度的隧穿电阻也非常小，热电子发射电流开始占主导地位。
亚阈值摆幅可以计算的式[12]
D.关断电流
关断电流极和漏极之间的关系电压如图9所示。
断电流的增加而增加在漏极电压由于载流子的热电子发射。
该热离子电流是主要因素的关电流。
相比于其他的肖特基关断电流是低
隧道设备。
的开/关电流比是在该范围105 to106 。
在漏极侧上的高掺杂的口袋有助于降低关断电流通过防止背面喷射孔的从漏极进入通道。
该装置被发现是具有良好的开/关105以上的流动比率.
五，结论
不对称的肖特基源隧道SOI MOSFET的采用门控肖特基概念垒的隧道，用于控制通道的电流。
它有设计和使用Synopsys的TCAD模拟工具DESSIS设备模拟器。
通道电流主要是由阻挡影响高度。
在较低的势垒高度的驱动电流应大。
在这项工作中的硅化钛是用在源和漏区。
硅化钛材料具有大的势垒高度，这限制了驱动电流。
驱动电流可以增加通过使用硅化物与smallerbarrier高度如铒硅化物在源区和漏区。
该结果表明，亚阈值摆幅有在栅氧化层厚度呈线性关系。
该设备具有显示出良好的抗短沟道效应，如漏感应势垒降低。
该设备是一个很好的候选模拟以及对纳米计的混合信号应用规模技术。
