实验一 15位流水线加法器的设计与实现一、实验类型研究探索性实验。
二、实验目的与任务1．实验目的：熟悉实现流水线的VLSI结构设计思想和所采用的结构设计优化技术，并进一步熟悉有关硬件描述语言的编程和EDA软件的使用。
2．实验任务：完成一个15位流水线加法器的FPGA设计与实现，包括系统结构设计、硬件语言逻辑描述，再进行程序调试、仿真分析等。
三、实验基本原理在系统硬件设计中，采用流水线可提高系统的处理速度，但需增加硬件资源。
而FPGA 中由于每一个逻辑单元都包含一个触发器，这个触发器或者没有用到，或者用于存储布线资源，因此将流水线应用在FPGA的设计中，在提高系统处理速度的同时，只需要极少或根本不需要额外的硬件成本。
图1.1是一个采用流水线的15位加法器的原理图，它采用流水线将一个15位的并行加法器分解成一个7位和一个8位的并行加法运算，在提高系统处理速度的同时，又充分利用了系统的有关触发器资源。
图1.1 15位流水线加法器原理图四、实验仪器设备与工具软件1．PC机（要求内存在256M以上）。
2． Quartus II/ （MAX+plus II+Synplify）、Modelsim软件。
五、实验内容完成一个如图1.1所示的15位流水线加法器的FPGA设计与实现。
具体包括：系统体系结构的设计，主要功能电路的设计，各种VHDL源程序的设计，系统的逻辑综合与适配，系统的调试验证（包括程序调试、有关仿真及分析）。
本设计的参考程序如下：LIBRARY LPM;USE LPM.LPM_COMPONENTS.ALL;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY ADD_1P ISGENERIC (WIDTH : INTEGER := 15; -- TOTAL BIT WIDTHWIDTH1 : INTEGER := 7; -- BIT WIDTH OF LSBSWIDTH2 : INTEGER := 8; -- BIT WIDTH OF MSBSONE : INTEGER := 1); -- 1 BIT FOR CARRY REG.PORT (X,Y : IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0);-- INPUTSSUM : OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0);-- RESULTCLK : IN STD_LOGIC);END ADD_1P;ARCHITECTURE FLEX OF ADD_1P ISSIGNAL L1, L2, R1, Q1 -- LSBS OF INPUTS: STD_LOGIC_VECTOR(WIDTH1-1 DOWNTO 0);SIGNAL L3, L4, R2, Q2, U2, H2 -- MSBS OF INPUTS: STD_LOGIC_VECTOR(WIDTH2-1 DOWNTO 0);SIGNAL S : STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0);-- OUTPUT REGISTERSIGNAL CR1, CQ1 : STD_LOGIC_VECTOR(ONE-1 DOWNTO 0);-- LSBS CARRY SIGNAL BEGINPROCESS -- SPLIT IN MSBS AND LSBS AND STORE IN REGISTERSBEGINW AIT UNTIL CLK = '1';-- SPLIT LSBS FROM INPUT X,YFOR K IN WIDTH1-1 DOWNTO 0 LOOPL1(K) <= X(K);L2(K) <= Y(K);END LOOP;-- SPLIT MSBS FROM INPUT X,YFOR K IN WIDTH2-1 DOWNTO 0 LOOPL3(K) <= X(K+WIDTH1);L4(K) <= Y(K+WIDTH1);END LOOP;END PROCESS;-------------- FIRST STAGE OF THE ADDER ------------------ADD_1: LPM_ADD_SUB -- ADD LSBS OF X AND Y GENERIC MAP ( LPM_WIDTH => WIDTH1,LPM_REPRESENTATION => "UNSIGNED",LPM_DIRECTION => "ADD")PORT MAP ( DATAA => L1, DATAB => L2,RESULT => R1, COUT => CR1(0));REG_1: LPM_FF -- SAVE LSBS OF X+Y AND CARRY GENERIC MAP ( LPM_WIDTH => WIDTH1 )PORT MAP ( DATA => R1, Q => Q1,CLOCK => CLK );REG_2: LPM_FFGENERIC MAP ( LPM_WIDTH => ONE )PORT MAP ( DATA => CR1, Q => CQ1, CLOCK => CLK );ADD_2: LPM_ADD_SUB -- ADD MSBS OF X AND Y GENERIC MAP ( LPM_WIDTH => WIDTH2,LPM_REPRESENTATION => "UNSIGNED",LPM_DIRECTION => "ADD")PORT MAP (DATAA => L3, DATAB => L4, RESULT => R2); REG_3: LPM_FF -- SAVE MSBS OF X+YGENERIC MAP ( LPM_WIDTH => WIDTH2 )PORT MAP ( DATA => R2, Q => Q2, CLOCK => CLK );------------ SECOND STAGE OF THE ADDER ---------------------- ONE OPERAND IS ZEROH2 <= (OTHERS => '0');-- ADD RESULT FROM MSBS (X+Y) AND CARRY FROM LSBSADD_3: LPM_ADD_SUBGENERIC MAP ( LPM_WIDTH => WIDTH2,LPM_REPRESENTATION => "UNSIGNED",LPM_DIRECTION => "ADD")PORT MAP ( CIN => CQ1(0), DATAA => Q2,DATAB => H2, RESULT => U2 );PROCESS -- BUILD A SINGLE REGISTERED OUTPUT BEGIN -- WORD OF WIDTH=WIDTH1+WIDTH2W AIT UNTIL CLK = '1';FOR K IN WIDTH1-1 DOWNTO 0 LOOPS(K) <= Q1(K);END LOOP;FOR K IN WIDTH2-1 DOWNTO 0 LOOPS(K+WIDTH1) <= U2(K);END LOOP;END PROCESS;SUM <= S ; -- CONNECT S TO OUTPUT PINSEND FLEX;六、实验步骤1．系统体系结构及主要功能电路的设计。
