基于流水线结构的浮点加法器IP核设计

基于FPGA的全流水浮点乘累加器的设计及实现作者：李世平陈铠来源：《电子技术与软件工程》2016年第02期摘要为提升浮点乘累加的流水性能，本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。

通过无阻赛流水累加和串形全加等技术，实现了任意长度单精度浮点复向量的乘累加计算，且相邻两个向量之间无流水间隙。

该累加器在Xilinx的XC7VX690T FPGA上实现，乘法器和逻辑资源消耗不到1%，最高运行频率可达279MHz。

【关键词】FPGA 浮点乘累加全流水1 引言随着半导体技术的不断发展，FPGA的功能和性能显著提升，正逐渐成为雷达、通信等诸多领域数字系统设计的重点，通常被用做复杂信号处理算法的硬件加速。

浮点乘累加作为信号处理算法中的常用基本单元，在矩阵乘、矩阵协方差、FIR等计算过程中都有着广泛应用。

传统累加器是通过将加法器的输出反馈到输入端来实现，对于浮点运算而言，由于浮点加法计算较复杂，需要经历对阶、尾数运算、结果规格化、舍入处理和溢出判断五个步骤，一般会有7～14级的流水延迟，进而会导致流水线阻塞，因此需要研究采用合理的累加结构来提高流水性能。

Ling Zhuo等人提出了一种面向矩阵运算的流水累加结构，提高了流水性能，但该结构控制机制复杂，且缓存资源消耗大，正比于流水延迟量的平方；袁松等人采用了分级流水线方法，缓存消耗较小，但在中小规模矩阵累加时会出现流水线暂停，而且输出时延较大，与矩阵总数据个数成正比。

本文提出了一种基于FPGA的全流水浮点乘累加器结构，能够实时完成任意长度单精度浮点复向量的乘累加计算，且相邻两个向量之间无流水间隙，该累加器在Xilinx的XC7VX690T FPGA上实现，乘法器和逻辑资源消耗不到1%，最高运行频率可达279MHz，目前已成功在矩阵协方差、求逆等算法实现过程中推广应用。

2 方案设计基于FPGA的全流水乘累加器结构如图1所示。

A和B为两个等长度的浮点向量，valid 表示输入数据有效，last表示当前处理向量的最后一个数据；Q为输出累加结果，Qvalid为累加结果的有效标志。

32位浮点加法器设计一、基本原理浮点数加法运算是在指数和尾数两个部分进行的。

浮点数一般采用IEEE754标准表示，其中尾数部分采用规格化表示。

浮点加法的基本原理是将两个浮点数的尾数对齐并进行加法运算，再进行规格化处理。

在加法运算过程中，还需考虑符号位、指数溢出、尾数对齐等特殊情况。

二、设计方案1. 硬件实现方案：采用组合逻辑电路实现浮点加法器，以保证运算速度和实时性。

采用Kogge-Stone并行加法器、冒泡排序等技术，提高运算效率。

2.数据输入：设计32位浮点加法器，需要提供两个浮点数的输入端口，包括符号位、指数位和尾数位。

3.数据输出：设计32位浮点加法器的输出端口，输出相加后的结果，包括符号位、指数位和尾数位。

4.控制信号：设计合适的控制信号，用于实现指数对齐、尾数对齐、规格化等操作。

5.流程控制：设计合理的流程控制，对各个部分进行并行和串行处理，提高加法器的效率。

三、关键技术1. Kogge-Stone并行加法器：采用Kogge-Stone并行加法器可以实现多位数的并行加法运算，提高运算效率。

2.浮点数尾数对齐：设计浮点加法器需要考虑浮点数尾数的对齐问题，根据指数大小进行右移或左移操作。

3.溢出判断和处理：浮点加法器需要判断浮点数的指数是否溢出，若溢出需要进行调整和规格化。

4.符号位处理：设计浮点加法器需要考虑符号位的处理，确定加法结果的符号。

四、性能评价性能评价是衡量浮点加法器设计好坏的重要指标。

主要从以下几个方面进行评价：1.精度：通过与软件仿真结果进行比较，评估加法器的运算精度，误差较小的加法器意味着更高的性能。

2.速度：评估加法器的运行速度，主要考虑延迟和吞吐量。

延迟越低，意味着加法器能够更快地输出结果；吞吐量越高，意味着加法器能够更快地处理多个浮点加法运算。

3.功耗：评估加法器的功耗情况，低功耗设计有助于提高整个系统的能效。

4.面积：评估加法器的硬件资源占用情况，面积越小意味着设计更紧凑，可用于片上集成、嵌入式系统等场景。

基于FPGA的浮点运算器IP核的设计与实现摘要
本文介绍了基于FPGA的浮点运算器IP核的设计与实现。

在实现过程中，我们采用Verilog HDL实现了一个32位浮点运算器的IP核，它能提
供执行加法、减法、乘法、除法以及规范化的功能，并具有很高的精确度。

在Xilinx FPGAs上实现，该IP核实现了高性能和可靠性。

实验结果表明，这种FPGA浮点运算器IP核的性能可以满足各种应用需求。

关键词：FPGA；浮点运算；IP核；Verilog HDL
1. Introduction
随着技术的发展，浮点运算在计算机体系结构中越来越重要。

它不仅
可以提高运算精度，而且可以准确表达计算机的结果。

为了实现高质量的
数字信号处理（DSP）系统，FPGA浮点运算器IP核变得越来越重要。

FPGA的浮点运算器IP核提供了一个高性能、可靠的实现环境，使得
浮点运算器在DSP系统中得以良好的应用。

此外，基于FPGA的浮点运算
器IP核还具有可编程性、低功率、灵活性和低成本等优势。

本文讨论了使用Verilog HDL实现基于FPGA的浮点运算器IP核的设
计与实现。

它包括浮点运算器的功能、实现及性能等方面的介绍。

2. Design and Implementation of FPGA Floating Point Unit
2.1 Floating Point Unit Design
在本文中，我们采用Verilog HDL实现了一个具有32位数据宽度的
浮点运算器IP核。

此外，它还具有加法、减法、乘法、除法以及规范化
的功能。

参数化可配置IP核浮点运算器的设计与实现参数化可配置技术是指在集成开发环境下，利用设计中的可配置资源，根据需求重新配置一个运算系统，以实现兼顾高性能硬件设计和可配置特征的系统，即成为参数化可配置运算系统。

参数化可配置系统的原理是：通过对参数可配置元件的利用，将硬件系统由专门的电路设计转变成为功能模块的组装，因此具有灵活、高效、低耗、易于开发与升级等特性。

在混沌电路、信号及图像处理中有大量的浮点数加、减、乘、除操作，浮点数本身的复杂性决定其需要专用的硬件来实现[1]。

传统硬件电路的实现依靠手工搭建，过程复杂，存在电路参数分布性大、元器件老化、易受温度影响及通用性差等问题，尤其是对网格状多涡卷混沌吸引子的电路设计和调试需要花费更多时间。

此外，要求电路设计者要有较高的技巧和经验[2]。

基于IP核模块的设计方法是采用IP核模块而不是采用基本逻辑或电路单元作为基础单元，是以功能组装代替功能设计，用户只需通过设置参数即可方便地按需要定制自己的宏功能模块。

使用户可以将精力集中于系统顶层及关键功能模块的设计上，致力于提高产品整体性能和个性化特性，加快了芯片设计速度，提高了芯片设计能力。

此外，IP核通常要经过严格的测试和优化，并且已经封装完毕,利用IP 核进行电路设计可以在FPGA等可编程逻辑器件中达到最优的性能和最低的逻辑资源使用率，以保证电路的性能和质量。

基于参数可配置IP核的浮点运算器的设计可大大提高混沌电路及其他电路设计者的电路设计能力，有力推动了混沌电路在相关领域的应用。

1 参数化IP核IP核的本质特征之一是可重用性，在不同的应用场合对IP核功能、性能、面积及功耗等要求也不同，这就要求IP核具有较好的可伸缩性和灵活性。

为了使IP核在使用中具有更好的灵活性和可配置性，IP核应该被设置为参数化可配置的。

根据参数配置时机的不同，参数化IP核的配置参数可分为静态参数和动态参数[3]。

(1)静态参数：静态参数是指在系统运行前，一次性将参数化IP核的参数配置为系统所需的某个或数个功能，这些配置好的功能，在系统运行期间不会改变，直到系统完成任务后,参数化IP核才配置成为其他功能去完成其他任务。

基于FPGA的浮点运算器IP核的设计与实现摘要浮点运算作为数字信号处理的最基本的运算，具备动态范围大的特点，不仅成为衡量微处理器性能的主要指标之一，而且广泛适用于复杂的数学计算、科学应用和工程设计中，随着多媒体技术的蓬勃发展，浮点运算单元的应用范围越来越广泛，它已经走入了千家万户，用来解决复杂的数字图像处理，移动物体模型的建立，三维动画设计与演示等等。

随着FPGA的出现以及EDA技术的成熟，采用FPGA实现数字信号处理的方法已经显示出巨大的潜力，利用FPGA技术设计浮点乘法器可以缩短产品的开发周期。

本设计提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL 语言描述设计文件和原理图方式设计，以Altera公司的Cyclone系列产品为硬件平台，以Quartus为软件工具进行模拟仿真，实现了任意以IEEE754标准表示的23位单精度浮点数的乘法运算。

设计中对阶码的溢出进行了研究并进行了处理，同时对结果进行了规格化处理，通过利用FPGA在线可编程的技术，设计出的浮点乘法器更加方便灵活，克服了专用乘法器的不足，更能广泛的应用到各个领域。

关键词：IEEE754，单精度浮点数，乘法器，硬件描述语言，FPGA，QuartusTHE DESIGN AND IMPLEMENTATION OF FLOATING-POINT UNIT IP CORE BASED ON FPGAABSTRACTAs the most basic operation of digital signal processing, floating-point calculation is equipped with the characteristic of dynamic range, it is not only the main measure of microprocessor performance indexes, but also is widely used in complex mathematical calculation, science applications and engineering design. with the vigorous development of multimedia technology, floating point arithmetic unit has been widely used, and it has come home, been used to solve complex problems, such as digital image processing, the establishment of the moving object model, 3-d animation design and demonstrate, etc. With the maturity of FPGA presence and EDA technology, it has shown great potential to realize digital signal processing by the method of using FPGA, it can cut short the development cycle by using the FPGA technology design floating-point on time-multiplier. The design is proposed based on VHDL language of floating on time-multiplier, the hardware realization method is described with VHDL language schematic design documents and Altera design, by the way the Cyclone series products for hardware platform, with Quartus for software tools for simulation,it realized any twenty-three single precision floating-point multiplication which is in the IEEE754 standard. Design of order yards was studied and spill the processing, and the results are the normalized processing, by using the on-line programmable FPGA technology, design the floating-point greater flexibility on time-multiplier, overcome the deficiency of special on time-multiplier, more can widely used in various fields.KEY WORDS：IEEE754，float，multiplier unit，VHDL，FPGA，Quartus目录前言 (1)第1章绪论 (3)§1.1 引言 (3)§1.2 浮点数的格式 (3)§1.2.1 一般浮点数表示方法 (3)§1.2.2 IEEE754标准表示的浮点数 (4)§1.2.3 浮点数的规格化 (5)§1.2.4 特殊浮点数 (5)§1.3 浮点乘法器的原理 (6)第2章EDA工具介绍 (8)§2.1 EDA技术及其发展 (8)§2.2 EDA设计流程及其工具 (8)§2.2.1 设计流程 (8)§2.2.2 HDL简介 (10)§2.2.3 Quartus II简介 (10)第3章整体框架设计及功能模块介绍 (11)§3.1 设计思路 (11)§3.2 预处理模块 (11)§3.3 定点乘法器 (12)§3.3.1 IEEE754舍入模式 (12)§3.3.2 定点乘法器原理 (13)§3.3.3 定点乘法器模块 (13)§3.4 计算尾数模块 (15)§3.5 计算阶码及溢出处理 (16)§3.5.1 定点加减法原理 (16)§3.5.2 溢出概念与检测方法 (17)§3.5.3 阶码运算原理 (18)§3.5.4 补码模块 (18)§3.5.5 阶码相加模块 (19)§3.5.6 溢出模块 (20)§3.6 数据显示模块 (21)§3.6.1 数据模块 (21)§3.6.2 显示模块 (22)第4章仿真结果及实验验证 (24)§4.1 顶层原理图 (24)§4.2 顶层仿真 (25)§4.2.1 一般情况 (25)§4.2.2 特殊情况 (25)§4.2.3 显示情况 (26)§4.3 引脚锁定 (26)§4.4 硬件平台 (27)§4.4.1 FPGA简介 (27)§4.4.2 芯片选择 (28)§4.5 下载验证 (28)结论 (30)参考文献 (31)致谢 (33)附录 (34)前言21世纪是信息化的时代，信息产业已经成为衡量一个国家经济科技实力的重要标志，集成电路则是信息技术与信息产业的基础，是电子信息产业的命脉。

基于FPGA的浮点运算器IP核的设计与实现基于现场可编程门阵列（FPGA）的浮点运算器，是一种专门设计用于实现浮点数运算的IP核。

浮点运算器在科学计算、数字信号处理（DSP）、图像处理等领域中具有广泛的应用。

本文将探讨基于FPGA的浮点运算器IP核的设计与实现。

首先，我们需要确定浮点运算器的功能要求和性能指标。

常见的浮点运算器包括加法器、乘法器和除法器，它们能够进行浮点数的加法、乘法和除法运算。

浮点运算器的性能指标包括浮点数位数、运算精度、时钟频率、吞吐量、功耗等。

然后，我们可以选择合适的FPGA芯片进行设计。

不同的FPGA芯片具有不同的资源和性能特点，我们需要根据浮点运算器的功能需求和性能指标，选择具备足够资源和性能的FPGA芯片。

接下来，我们需要进行浮点运算器的架构设计。

浮点运算器的架构通常分为两个主要部分：浮点数运算单元和控制单元。

浮点数运算单元包括加法器、乘法器和除法器，它们实现具体的浮点数运算操作。

控制单元用于控制浮点数运算的流程和时序。

在浮点数运算单元的设计中，我们需要选择合适的浮点数格式。

常见的浮点数格式有IEEE754和自定义浮点数格式。

IEEE754浮点数格式是最常用的浮点数表示方法，它包括单精度浮点数（32位）、双精度浮点数（64位）和扩展精度浮点数（80位）。

自定义浮点数格式可以根据具体应用需求设计，例如定点数格式、定点数加浮点数格式等。

浮点运算器的设计可以采用各种硬件实现方法，如组合逻辑电路、查找表、乘法器阵列和流水线等。

我们需要根据浮点数运算的复杂度和性能要求选择合适的实现方法。

对于较复杂的浮点数运算，可以采用流水线架构来实现并发计算，提高性能和吞吐量。

在控制单元的设计中，我们需要确定浮点数运算的流程和时序。

控制单元可以采用状态机的方式实现，它根据具体的浮点数运算操作，生成相应的控制信号，控制浮点数运算单元的工作状态和时序。

最后，我们需要进行浮点运算器的验证和测试。

验证和测试是设计中非常重要的环节，它可以帮助我们发现并修复设计中的错误和缺陷。

32位浮点加法器设计摘要：浮点数具有数值范围大，表示格式不受限制的特点，因此浮点数的应用是非常广泛的。

浮点数加法运算比较复杂，算法很多，但是为了提高运算速度，大部分均是基于流水线的设计结构。

本文介绍了基于IEE754标准的用Verilog 语言设计的32位浮点加法器，能够实现32位浮点数的加法运算。

虽然未采用流水线的设计结构但是仍然对流水线结构做了比较详细的介绍。

关键字：浮点数，流水线，32位浮点数加法运算，Verilog 语言设计32-bit floating point adder designCao Chi,Shen Jia- qi,Zheng Yun-jia(School of Mechatronic Engineering and Automation, Shanghai University, Shanghai ,China ) Abstract://沈佳琪搞定Key words ：float; Assembly line; 32-bit floating-point adder 浮点数的应用非常广泛，无论是在计算机还是微处理器中都离不开浮点数。

但是浮点数的加法运算规则比较复杂不易理解掌握，而且按照传统的运算方法，运算速度较慢。

因此，浮点加法器的设计采用了流水线的设计方法。

32位浮点数运算的摄入处理采用了IEE754标准的“0舍1入”法。

1. 浮点数的介绍在处理器中，数据不仅有符号，而且经常含有小数，即既有整数部分又有小数部分。

根据小数点位置是否固定，数的表示方法分为定点表示和浮点表示。

浮点数就是用浮点表示法表示的实数。

浮点数扩大了数的表示范围和精度。

浮点数由阶符、阶码E 、数符、尾数N 构成。

任意一个二进制数N 总可以表示成如下形式：N=。

通常规定：二进制浮点数，其尾数数字部分原码的最高位为1，叫作规格化表示法。

因此，扩大数的表示范围，就增加阶码的位数，要提高精度，就增加尾数的位数。

processor, and is also of reference value to the design of the float operation components.KEY WORDS: DSP, data path, floating-point, Two-Path Algorithm, Booth algorithm, Wallace tree, shift register5图片目录图 1 DSP 30年来规模、RAM、速度的变化 (3)图 2 DSP 30年来工艺、价格、功耗的变化 (4)图 3 Walkie-Talkie项目整体框图 (8)图 4 DSP核在Walkie-Talkie项目中具体工作描述 (9)图 5 DSP内核基本结构 (10)图 6 MAC各个子模块之间连接关系图 (11)图7 Booth乘法器结构 (13)图8 4-2压缩器电路结构 (14)图9 Wallace树结构 (14)图10 基-4Booth乘法器电路 (15)图11 ALU各个子模块之间连接关系 (15)图12 进位选择加法器框图 (16)图13 进位选择加法器电路图 (17)图14 DIVS操作框图 (18)图15 DIVQ操作框图 (18)图16 移位器结构框图 (19)图17 DSP堆栈关系图 (21)图18 PC堆栈电路结构图 (22)图19 计算单元寄存器阵列结构 (23)图20 程序跳转指令 (25)图21 定时器结构框图 (26)图22 中断控制器 (27)图23 标准的HDL验证流程 (28)图24 软硬件协同仿真过程 (30)图25 IIR滤波器结构框图 (31)图26 matlab与DSP仿真输出结果比较 (35)图27 分支跳转指令集仿真结果1 (43)图28 分支跳转指令集仿真结果2 (43)8图29 改进后的PC堆栈电路 (44)图30 FPGA逻辑单元内部结构图 (45)图31 DSP核FPGA验证系统框图 (47)图 32 Synplify综合结果 (48)图33 Quartus II 布局布线结果 (49)9表格目录表 1 基4 Booth 编码真值表 (12)表 2 程序跳转时流水线操作 (24)表 3 芯片实测性能与设计值比较 (49)10符号说明DSP Digital Signal ProcessingSOC System On Chip 片上系统PropertyIP Intellectual寄存器传输级LevelRTL RegisterTransferModulationFM FrequencyAmplifierNoiseLNA LowADC Analog to Digital ConverterDAC Digital to Analog ConverterAmplifierPA PowerFrequencyRF RadiosaveAdderCSA CarryFIR Filter Finite Impulse Response FilterIIR Filter Infinite Impulse Response FilterMemoryAccessRAM RandomROM Read Only MemoryMCU Micro Control UnitMPU Micro Processing UnitAddressGeneratorDAG DataPLI Programming Language InterfaceAddressMemoryPMA ProgramPMD Program Memory DataAddressMemoryDMA DataMemoryAddressDMD DataMAC Multiply-AccumulateASIP Application-Specific Instruction-set ProcessorsAnalysisSTA StaticTimingRSSI Received Signal Strength IndicatorSNR Signal Noise Ratio 信噪比CTCSS Continuous Tone Controlled Squelch System 连续音频编11码静噪系统DCS Digital Coded Squelch 数字亚音Frequency中频IF IntermediateSPI Serial Peripheral InterfaceTransform FFT FastFourier12241引言1.1数字信号处理器概述数字信号处理芯片是专为信号处理而设计的，是解决实时处理要求的单片可编程微处理器芯片。