P型扩散电阻版图规则
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p型电池发射极方块电阻单位“半导体基础知识”篇之后,再次回归基础知识的学习记录。
蒸发铝膜、导电漆膜、印制电路板铝箔膜等薄膜状导电材料,衡量它们厚度的最好方法就是测试它们的方阻。
本篇学习记录主要涉及方阻的概念、意义、测量方法等。
一、基本概念方阻就是方块电阻,又称面电阻,指一个正方形的薄膜导电材料边到边“之”间的电阻,如图一所示,即B边到C边的电阻值。
方块电阻有一个特性,即任意大小的正方形边到边的电阻都是一样的,不管边长是1米还是0.1米,它们的方阻都是一样,这样方阻仅与导电膜的厚度等因素有关。
方块电阻的计算公式:Rs=ρ/t (其中ρ为块材的电阻率,t为块材厚度)二、利用方阻监控扩散方块电阻是一个二级概念,真正的核心是扩散深度。
一般扩散深度会影响电性能参数,因为扩散深度无法测量,所以只能通过测电阻来大概反映扩散深度和扩散浓度。
他是一个深度和浓度,以及体材料多重作用的结果,至于其和电性能参数各值之间的线性关系,目前没有什么特定方程式,都是通过经验来控制在一定的方位,做到30-50的都有。
方阻一般只是在扩散后进行监控,监控方阻就是为了监控扩散的稳定性。
测试方阻跟最后的烧结工序的影响也是很重要的,因为结的深度也会影响你最后烧结的深度,否则有可能出现Rs的异常。
所以方阻也是烧结条件的重要指标。
一般结深则电阻小,掺杂浓度高。
电阻小了,掺杂量就高了,表面死层就会多,这样会牺牲很多电流;电阻大了,电流的收集就会比较困难;方阻要做高,是需要其他相关条件保障的,假如其他条件不满足,效率反而会降低。
一般扩散温度越高,时间越长,流量越大,方阻就越小,结就越深。
除了扩散之外,生产中的其它工序对方阻也会产生影响。
一般如果是稳定生产,方阻也是稳定的。
后道生产中,假如出现大量问题片,看症状跟方阻有可能相关的,就可以去反查工序中是否出现了问题,即使电池也是可以测试的。
但是这个只能相对参考,一般公司都会规定方阻多少到多少之间的片子可以进入流程,另外的就要返工,但是因为是抽检,谁又能保障进入流程的都是好的呢,甚至员工有可能会偷懒,好的片子坏的片子都流入流程。
扩散工艺及控制要点1.由于硅太阳能电池实际生产中均采用P型硅片,因此需要形成N型层才能得到PN结,这通常是通过在高温条件下利用磷源扩散来实现的。
这种扩散工艺包括两个过程:首先是硅片表面含磷薄膜层的沉积,然后是在含磷薄膜中的磷在高温条件下往P型硅里的扩散。
2.在高温扩散炉里,汽相的POCL3(phosphorus oxychloride)或PB r3(phosphorus tribromide)首先在表面形成P2O5(phosphorus pentoxide);然后,其中的磷在高温作用下往硅片里扩散。
3.扩散过程结束后,通常利用“四探针法”对其方块电阻进行测量以确定扩散到硅片里的磷的总量,对于丝网印刷太阳电池来说,方块电阻一般控制在40-50欧姆。
4.发射结扩散通常被认为是太阳电池制作的关键的工艺步骤。
扩散太浓,会导致短路电流降低(特别是短波长光谱效应很差,当扩散过深时,该效应还会加剧);扩散不足,会导致横向传输电阻过大,同样还会引起金属化时硅材料与丝网印刷电结之间的欧姆接触效果。
5.导致少数载流子寿命低的原因还包括扩散源的纯度、扩散炉的清洁程度、进炉之前硅片的清洁程度甚至是在热扩散过程中硅片的应力等。
6.扩散结的质量同样依赖于扩散工艺参数,如扩散的最高温度、处于最高温度的时间、升降温的快慢(直接影响硅片上的温度梯度所导致的应力和缺陷)。
当然,大量的研究表明,对于具有600mv左右开路电压的丝网印刷太阳电池,这种应力不会造成负面影响,实际上有利于多晶情况时的吸杂过程。
7.发射结扩散的质量对太阳能电池电学性能的影响反映在串联电阻从而在填充因子上:(1)光生载流子在扩散形成的N-型发射区是多数载流子,在这些电子被金属电极收集之前需要经过横向传输,传输过程中的损失依赖于N-型发射区的横向电阻;(2)正面丝网印刷金属电极与N-型发射区的电接触,为了避免形成SCHOTTKY势垒或其它接触电阻效应而得到良好的欧姆接触,要求N-型发射区的搀杂浓度要高。
新手学版图--几种电阻的画法刚好Module 部门要画testkey 测试新制程对器件的影响,其中就有一部分是画不同类型的电阻。
这些电阻有:poly电阻,nwell电阻,pplus电阻,nplus电阻。
上图即为这几种电阻的画法,除poly电阻外,其他三种电阻的画法是值得推敲的。
电阻三端分别定义为force,sense和sub。
我们来分析这三种电阻。
nwell 电阻:问题1为什么force,sense端要加thinoxide和nplus?问题2:为什么要用nplus而不用pplus?Pplus电阻:问题1:为什么要画在nwell 中?问题2:为什么sub要接高电位?问题3:为什么电阻中间要用thinoxide 连接?Nplus电阻:问题1:可不可以画在nwell 中?其实以上问题的重点1是要理解thinoxide 的作用,以及nwell,p+/N+plus 在制造过程中所处的步骤。
thinoxide 可以理解为去除FOX。
nwell 在制造的前端就形成了,FOX不会对此造成影响。
而P+/N+plus会受FOX的影响,如果FOX阻挡的话,wafer上就不会形成相应的P型或N型。
重点2即是否会出现不正确的导通。
回答完这些问题之后,我们可以联想到加guardring 时的一些情况。
就p-sub/nwellCMOS 版图而言,少数载流子guardring 为nwell+nplus+thinoxide+VDD, 多数载流子guardri ng 为pplus+thi no xide+VSS 讨论当两种guardri ngth in oxide 不连续时的不同影响。
显然在thinoxide断开的地方FOX阻挡了n+/p+的形成,对于nwellguardring 在断开的地方形成nwell电阻,但对于以p型为衬底的地方而言这里就完全断开了。
由此可见,在加guardring 的时候应保持thinoxide 连续性。
《传感器技术》作业(2)一、填空题1、沿应变片轴向的应变εx必然引起应变片电阻的相对变化,而垂直于应变片轴向的横应变εy也会引起其电阻的相对变化,这种现象成为横向效应。
这种现象的产生和影响与应变片结构有关。
为了减小由此产生的测量误差,现在一般多采用箔式应变片。
2、为了消除应变片的温度误差,可采用的温度补偿措施包括:单丝自补偿法、双丝自补偿法、桥路补偿法。
3、应变片的线性(灵敏度系数为常数)特性,只有在一定的应变限度范围内才能保持。
当试件输入的真实应变超过某一限值时,应变片的输出特性将出现非线性。
在恒温条件下,使非线性达到10%时的真实应变值,称为应变极限εlim。
它是衡量应变片测量范围和过载能力的指标。
4、应变片绝缘电阻是指已粘贴的应变片的引线与被测试件之间的电阻值。
5、应变片的选择包括:类型的选择、材料的选择、阻值的选择、尺寸的选择。
6、应变式测力传感器弹性元件即为力敏元件,它将被测力的变化转换成应变量的变化。
弹性元件的形式通常有柱式、悬臂梁式、环式等。
7、利用半导体扩散技术,将P型杂质扩散到一片N型底层上,形成一层极薄的电导P型层,装上引线接点后,即形成扩散型半导体应变片。
若在圆形硅膜上扩散出4个P型电阻构成惠斯通电桥的4个桥臂,这样的敏感器件称为固态压阻器件。
8、压阻器件本身受到温度影响后,要产生零点温度漂移和灵敏度温度漂移。
因此,必须采用温度补偿措施。
9、压阻器件的零点温度漂移是由于4个扩散电阻值及它们的温度系数不一致而造成的,一般用串、并联电阻法来补偿。
10、压阻器件的灵敏度温度漂移是由压阻系数随温度变化而引起的。
补偿灵敏度温漂,可以采用在电源回路中串联二极管的方法。
11、利用导电材料的电阻率随本身温度而变化的温度电阻效应制成的传感器,称为热电阻式传感器。
12、电位计传感器也称变阻器式传感器,其工作原理是通过改变电位计触头位置,实现将位移变化转换为电阻的变化。
13、在应用中电容式传感器有三种基本类型,即变极距型或称变间隙(δ)型、变面积(S)型和变介电常数(ε)型。
扩散电阻工艺流程
《扩散电阻工艺流程》
扩散电阻是集成电路制造过程中常用的一种工艺,它通过扩散过程在半导体材料中形成掺杂层,从而实现电阻器的制造。
下面是扩散电阻工艺流程的简要介绍。
1. 掩模准备:首先需要准备一个掩模,用于定义电阻器的形状和位置。
掩模可以通过光刻或者电子束曝光的方式制作。
2. 掺杂:在掩模的保护下,对半导体材料进行掺杂处理。
通常使用的掺杂剂有砷、硼等,掺入材料后形成N型或P型掺杂。
3. 扩散:将掺杂的材料进行加热处理,使掺杂剂扩散到材料的内部,形成电阻层。
4. 金属化:在扩散之后,用金属导线连接电阻器,形成电路。
5. 清洗和检测:最后进行清洗和检测工作,确保制造的电阻器符合设计要求。
以上是扩散电阻工艺流程的基本步骤,当然在实际生产中可能还会有更多的细节和优化处理。
扩散电阻工艺是集成电路制造中的重要工艺之一,其制造精度和工艺控制对于电路性能起着至关重要的作用。
希望这篇介绍能让大家对扩散电阻工艺有一个基本的了解。
This mask defines the areas where all contacts are made to diffusion, poly1 and poly2.
a. Min. & Max. Contact size 0.5x0.5
b. Contact to contact Min. space 0.5
c. Active overlap contact on Active
c.1 P-active overlap contact 0.3
c.2 N-active overlap contact 0.15
d. Poly1 overlap contact on Poly1 0.3
e. Poly2 overlap contact on Poly2 for interconnect 0.3
f. Contact on Active to Poly gate space 0.4
g. No contact on Poly gate in Active area is allowed
h. No contact to field oxide is allowed.
i. Poly1 and Poly2 contact to active area space 0.4
j. Poly1 contact to Poly2 space 1.8
Note: Maximum current density is 1.5 mA/contact
Active Area (TO):
This mask defines the active areas for N and P channel devices and diffused interconnect. Sometimes it is referred as the LOCOS or thin oxide area
a. Active width for interconnect 0.5
b. Active width for Channel width
b.1 For NMOS 0.5
b.2 For PMOS 0.6
c. Spacing of Active (in the same well)
c.1 Spacing between N+ Active to N+ Active 0.8
c.2 Spacing between P+ Active to P+ Active 0.8
c.3 Spacing of N+ Active to P+ Active in Substrate outside N-well 1.0
c.4 Spacing of N+ Active to P+ Active inside N-well 1.0
Notes : (1)Minimum field oxide area 2um2
(2)Minimum active area 1um2
P+ implant area (SP):
This mask defines the areas of P channel device, P+ impurities are implanted into this region to form P channel source and drain.
a. Min. Width of P+ implant 0.8
b. Min. Space of P+ implant (merge if the space is less) 0.8
c. P+ implant enclose Active 0.5
d. P+ implant to unrelated Active space 0.5
e. Min. clearance from SP to poly gate 0.6
f. Min. extension of SP over contact 0.25
g. For Poly1 Line Resistor
g-1. Min extension of SP over poly1 line as P-type poly1 resistor 0.5
g-2. Min clearance from SP to poly1 line as N-type poly1 resistor 0.5
This mask defines the first layer Metal interconnects. Metal1 should be used for local interconnect as much as possible.
a. Metal1 width 0.6
b. Metal1 to Metal1 space
b.1 Metal1 to Metal1 space (width<10um) 0.6
b.2 Metal1 (width≥10um) to any Metal1 1.1
c.1 Metal 1 overlap over contact 0.3
c.2 When metal width equal or larger than 10um 0.8
d. The separation of two corner and a corner from a 45deg. line must satisfy the minimum spacing.
Note: 1. Maximum current density for 1M 1.5mA/um
2. Maximum current density for 2M/3M 0.8mA/um
3. Avoid 90deg. elbow for parallel metal lines. Use 135deg. bend instead.
4. Metal density, if more than 50% , please inform CSMC ; if less than 30% , please add dummy metal and follow CSMC’s another document“ Dummy Metal Rule”.
5. Minimum Isolation metal area 1.1*1.1。