83译码器

8-3编码器，3-8译码器的verilog实现在数字系统中，由于采⽤⼆进制运算处理数据，因此通常将信息变成若⼲位⼆进制代码。

在逻辑电路中，信号都是以⾼，低电平的形式输出。

编码器：实现编码的数字电路，把输⼊的每个⾼低电平信号编成⼀组对应的⼆进制代码。

设计⼀个输⼊为8个⾼电平有效信号，输出代码为原码输出的3位⼆进制编码器。

化简逻辑表达式：由逻辑表达式可以得出，普通的8-3编码器⽤或门即可实现。

对应的verilog程序如下：module mb_83(x,y);input [7:0]x;output [2:0]y;reg [2:0]y;always@(x)begincase (x)8'b00000001:y=3'b000; //当当 x=8 ’b00000001,则则 y 输出为 3 ’b0008'b00000010:y=3'b001; //当当 x=8 ’b00000010,则则 y 输出为 3 ’b0018'b00000100:y=3'b010; //当当 x=8 ’b00000100,则则 y 输出为 3 ’b0108'b00001000:y=3'b011; //当当 x=8 ’b00001000,则则 y 输出为 3 ’b0118'b00010000:y=3'b100; //当当 x=8 ’b00010000,则则 y 输出为 3 ’b1008'b00100000:y=3'b101; //当当 x=8 ’b00100000,则则 y 输出为 3 ’b1018'b01000000:y=3'b110; //当当 x=8 ’b01000000,则则 y 输出为 3 ’b1108'b10000000:y=3'b111; //当当 x=8 ’b10000000,则则 y 输出为 3 ’b111default: y=3'b000;endcaseendendmodule上述编码器有⼀个缺点，即在某⼀个时刻只允许有⼀个有效的输⼊，⽽同时若⼜有两个或两个以上的输⼊信号要求编码，输出端⼀定会发⽣混乱，出现错误。

译码器工作原理
译码器是一种电子设备，用于将数字输入信号转换为特定输出形式的信号。

其工作原理基于逻辑门的组合和布尔代数的原理。

译码器的输入为多个位或多位数字信号，输出为通过逻辑门实施处理后的信号。

根据不同的输入信号组合，译码器可以将输入信号解码为多种不同的输出信号。

在译码器内部，使用了组合逻辑电路来实现输入信号的解码。

常见的组合逻辑电路包括与门、或门、非门等。

根据输入信号的不同组合，逻辑门会产生特定的输出信号。

通过连接不同的逻辑门，译码器可以实现复杂的逻辑操作和信号处理。

译码器的输出信号形式可以是二进制代码、十进制代码、格雷码等。

不同信号形式对应不同应用场景和要求。

例如，二进制译码器可以将二进制输入信号解码为特定的输出信号，用于控制数字逻辑电路的操作。

总结来说，译码器利用逻辑门的组合和运算，将输入信号解码为特定的输出形式。

它在数字电路和计算机系统中起着重要的作用，实现了数字信号的处理和控制。

三八译码器原理三八译码器是一种常用的数字电路元件，它可以将三位二进制输入信号转换为八位输出信号。

在数字系统中，三八译码器扮演着重要的角色，它可以将输入的数字信号进行译码，输出对应的信号。

接下来，我们将详细介绍三八译码器的原理及其工作方式。

三八译码器的原理是基于二进制编码的原理。

在二进制编码中，每个数字都有唯一的二进制表示方式。

在三八译码器中，输入信号有三位，输出信号有八位，因此可以表示0-7的数字。

当输入信号为000时，输出信号为00000001；当输入信号为001时，输出信号为00000010；当输入信号为010时，输出信号为00000100；当输入信号为011时，输出信号为00001000；当输入信号为100时，输出信号为00010000；当输入信号为101时，输出信号为00100000；当输入信号为110时，输出信号为01000000；当输入信号为111时，输出信号为10000000。

通过这种方式，三八译码器可以将三位二进制输入信号转换为八位输出信号。

三八译码器的工作方式是通过逻辑门来实现的。

在数字电路中，逻辑门是实现各种逻辑运算的基本元件，包括与门、或门、非门等。

在三八译码器中，通过组合逻辑电路来实现输入信号到输出信号的转换。

通过逻辑门的组合，可以实现不同输入信号到输出信号的映射关系，从而实现译码的功能。

三八译码器在数字系统中有着广泛的应用。

它可以用于将数字信号转换为对应的控制信号，从而控制各种数字设备的工作。

例如，可以将三八译码器与显示器结合，实现对数字显示的控制；可以将三八译码器与存储器结合，实现对存储器的地址选择；可以将三八译码器与逻辑门结合，实现对数字逻辑电路的控制等。

因此，三八译码器在数字系统中具有重要的作用。

总之，三八译码器是一种重要的数字电路元件，它可以将三位二进制输入信号转换为八位输出信号。

通过逻辑门的组合，可以实现输入信号到输出信号的映射关系，从而实现译码的功能。

在数字系统中，三八译码器有着广泛的应用，可以用于控制各种数字设备的工作。

74HC138概述1.输入输出电压范围广：74HC138可以接受2V到6V的输入电压，同时其输出也可以在整个电源电压范围内工作。

2.低功耗：相较于传统的TTL器件，CMOS技术使得74HC138具有较低的功耗，能够有效降低电路的发热和功耗。

3.高速操作：74HC138在1.5V至6V的电源电压下，其传输延迟非常小，可以实现高速操作。

4.集成电路设计：74HC138具有集成电路设计的优势，可以将多个逻辑门的功能集成在一颗芯片中，从而减少了电路板上的元器件数量和连线数量。

5.三-八线译码器解码器：74HC138具有三个输入引脚(A0，A1和A2)和八个输出引脚(Y0至Y7)。

根据输入的二进制编码，译码器可以将其转换为相应的输出信号。

6.节省IO口：通过使用74HC138，可以将一个微控制器的输出端口连接到译码器的输入端口，从而实现多个输入/输出设备的控制。

这样就可以节省大量的IO口，提高系统的扩展性。

7.灵活的应用：74HC138可以用于地址译码器的设计，用于选择存储器、IO设备和外围设备。

同时，它也可以用于多路选择器、多维逻辑交叉开关等应用。

8.可靠性：74HC138具有较高的可靠性和稳定性，能够在各种环境条件下稳定工作。

使用74HC138进行地址译码器设计时，用户可以通过将地址总线连接到译码器的输入引脚，将存储器、IO设备和外围设备连接到译码器的输出引脚，从而实现对这些设备的选择和控制。

通过对输入信号和输出信号的编码和解码，地址译码器能够根据用户的需求正确选择所需的设备。

总之，74HC138是一种高性能的三-八线译码器解码器，具有广泛的应用领域和诸多优势。

在数字电路设计中，使用74HC138可以简化电路结构、节省资源、提高系统性能和可靠性，因此在电子工程领域有着重要的地位和作用。

74hc138的工作原理74HC138是一种集成电路，它是一个3-8线解码器。

它具有8个输出位线（Y0至Y7）和3个输入位线（A0、A1和A2）。

工作原理如下：当74HC138的使能端（E1、E2和E3）为高电平时，解码器开始工作。

使能端的状态可以通过逻辑门或外部信号来控制。

使能端为低电平时，解码器处于无效状态，输出线的状态是未定义的。

输入位线（A0、A1和A2）用于选择要输出的位线。

通过调整输入位线的状态，可以选择8个输出位线中的一个进行激活。

接下来，我们将更详细地描述74HC138的工作原理。

1. 输入编码：输入位线（A0、A1和A2）用于输入编码信息。

通过将这些位线连接到逻辑高电平或逻辑低电平，可以选择需要激活的输出位线。

具体而言，有8种不同的输入编码方式可以选择一个或多个输出位线。

2. 译码和输出：根据输入编码的不同组合，解码器将选择一个或多个输出位线进行激活。

当输入编码为特定模式时，相应的输出位线将被拉低，其他输出位线将保持高电平状态。

这意味着在激活位线上会有一个低电平信号。

例如，当输入编码为000时，输出位线Y0将被选中；当输入编码为001时，输出位线Y1将被选中；以此类推，当输入编码为111时，输出位线Y7将被选中。

请注意，如果使用74HC138的使能端（E1、E2和E3）为低电平，则解码器的输出位线的状态将保持未定义，无论输入编码的状态如何。

3. 逻辑门操作：在74HC138电路中，逻辑门用于控制使能端的状态。

当使能端为高电平时，解码器工作；当使能端为低电平时，解码器处于无效状态。

这意味着无论输入编码如何，输出位线的状态都将是未定义的。

逻辑门操作的目的是选择解码器的工作模式。

通过将多个74HC138连接到逻辑门或其他逻辑电路，可以实现更复杂的逻辑功能。

总结：74HC138是一种3-8线解码器，可以将输入编码转换为相应的输出位线。

通过选择不同的输入编码组合，可以选择一个或多个输出位线进行激活。

实验报告
学院：专业：班级：
8'b0100_0000:led<=3'b110; //当输入信号是位宽为8位的二进制数据01000000时,输出信号为位宽
为3位的二进制数据110
8'b1000_0000:led<=3'b111; //当输入信号是位宽为8位的二进制数据时,输出信号为位宽为3位的
二进制数据111
default :led<=3'b000; //当输入信号是位宽为8位的二进制数据00000001时,输出信号为位宽
为3位的二进制数据000
endcase //结束分支语句
end //结束循环语句
endmodule //结束模块
实
验
数
据
上图为波形仿真。

如图可知，当输入信号为00000001时，输出信号为000；输入信号为00000010时，输出信号为001；
输入信号为00000100时，输出信号为010；输入信号为00001000时，输出信号为011；输入信号为00010000时，输出信号为100；输入信号为00100000时，输出信号为101；输入信号为01000000时，输出信号为
注：各学院可根据教学需要对以上栏木进行增减。

表格内容可根据内容扩充。

仿真技术综合设计EDA技术仿真3-8译码器班级：通信13姓名：龙琳学号：指导教师：石松宁成绩：电子与信息工程学院信息与通信工程系HVDL语言仿真3-8译码器1.设计任务及要求1.1 设计目的1.通过简单的译码器的设计掌握基本的计算机的一些有关的知识；2.掌握EDA技术的基本原理已经设计方法及其VHDL硬件描述语言的设计方法和思想；3.巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力；1.2 设计要求根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。

对3-8译码器进行混合仿真软件进行波形的仿真。

并给出程序代码以及原理电路图。

2. 设计原理二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应的高、低电平信号。

对于三-八译码器来说，3位二进制共有8种状态，所以对应的输出有8种状态。

例如：对于二进制代码111来说，输出为10000000。

对于二-四译码器来说，2位二进制共有4种状态，所以对应的输出有4种状态。

例如：对于二进制代码11来说，输出为1000。

工作框图如图所示YIMA_138INP[2..0] OUTP[7..0]CS1三-八译码器的工作框图内部电路图如图所示三-八译码器内部电路译码器引脚排列图三-八译码器引脚排列图译码器的真值表输入输出A[2] A[1] A[0] Y[7] Y[6] Y[5] Y[4] Y[3] Y[2] Y[1] Y[0]0 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0三-八译码器的真值表3. 设计步骤a. 文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。

三八译码器工作原理嘿，朋友们！今天咱来聊聊三八译码器的工作原理。

你说这三八译码器啊，就像是一个特别会安排的大管家！想象一下，你家里来了好多客人，你得给他们安排座位吧。

这三八译码器就干着类似的活儿呢！它有八个输入信号，就好像是八位客人，然后通过它的神奇魔法，能输出八个不同的结果，就像是给每个客人都安排好了专属座位。

它是怎么做到的呢？嗯，这可得好好讲讲。

这八个输入信号呀，就像是八把不同的钥匙，每把钥匙都能打开一扇特定的门。

当这些钥匙组合起来的时候，就会对应一个特定的输出。

比如说，某几个输入信号来了，它就像脑子特别灵光似的，“嗖”地一下就知道该把结果送到哪里去啦。

你看啊，这就像你去超市买东西，不同的商品有不同的条形码，收银员一扫，就知道该收多少钱，该把东西给你装到哪个袋子里。

三八译码器也是这样，不同的输入组合就对应着不同的输出呢。

而且啊，这玩意儿可精准啦！绝不会出岔子，就像个靠谱的老伙计。

它不会说今天心情好就乱安排，心情不好就不管不顾了。

它总是稳稳当当、认认真真地工作着。

咱再打个比方，这三八译码器就像是个超级厉害的交通指挥员。

来来往往那么多车辆，也就是那些输入信号，它都能指挥得有条不紊，让每辆车都能去到该去的地方，不会撞车，也不会迷路。

你说神奇不神奇？它就那么小小的一个东西，里面却藏着这么大的本事。

要是没有它，那很多电子设备可就没法正常工作啦，那得多乱套呀！所以说呀，这三八译码器虽然看着不起眼，但在电子世界里可是有着大大的作用呢！它就像一个默默奉献的幕后英雄，不声不响地干着重要的活儿。

咱可得好好感谢它，没有它，咱的生活可就没这么便利啦！这不就是科技的魅力嘛，小小的东西能发挥大大的能量，真的是太有意思啦！。

贵州大学实验报告学院：专业: 班级:
case（sw)//下面对8-3编码器的逻辑功能进行描述
8'b0000_0001:led<=3’b000；//
8’b0000_0010:led〈=3’b001;//
8'b0000_0100:led〈=3'b010;//
8'b0000_1000:led<=3’b011;
8'b0001_0000：led〈=3’b100；
8’b0010_0000：led〈=3'b101;
8'b0100_0000:led〈=3’b110；
8’b1000_0000：led<=3’b111；
default:led<=3'b000；//
endcase//
end//顺序语言块结束
endmodule//模块结尾
//图和说明
实
验
数
据
从图中看出,8-3编码器在8个输入信号输入时会将得到的信号编成一个对应的2进制代码并输出。

当输入信号为00000001时，输出信号为000；输入信号为00000010时，输出信号为001；输入信号为00000100时,输出信号为010；输入信号为00001000时，输出信号为011；输入信号为00010000时，输出信号为100；输入信号为00100000时，输出信号为101；输入信号为01000000时，输出信号为110；输入信号为10000000时，输出信号为111,由此实现了8—3编码器的功能。

注:各学院可根据教学需要对以上栏木进行增减.表格内容可根据内容扩充.。

FeaturesYDesigned specifically for high speed: Memory decodersData transmission systemsY LS138 3-to-8-line decoders incorporates 3 enable in- puts to simplify cascading and/or data receptionY LS139 contains two fully independent 2-to-4-line decod- ers/demultiplexersY Schottky clamped for high performance Y Typical propagation delay (3 levels of logic)LS138 21 ns LS139 21 nsY Typical power dissipationLS138 32 mW LS139 34 mW Y Alternate Military/Aerospace devices (54LS138, 54LS139) are available. Contact a National Semicon- ductor Sales Office/Distributor for specifications.Connection DiagramsDual-in-Line PackageThese Schottky-clamped circuits are designed to be used in high-performance memory-decoding or data-routing appli- cations, requiring very short propagation delay times. In high-performance memory systems these decoders can be used to minimize the effects of system decoding. When used with high-speed memories, the delay times of these decoders are usually less than the typical access time of the memory. This means that the effective system delay intro- duced by the decoder is negligible.The LS138 decodes one-of-eight lines, based upon the con- ditions at the three binary select inputs and the three enable inputs. Two active-low and one active-high enable inputs reduce the need for external gates or inverters when ex- panding. A 24-line decoder can be implemented with no ex- ternal inverters, and a 32-line decoder requires only one inverter. An enable input can be used as a data input for demultiplexing applications.The LS139 comprises two separate two-line-to-four-line de- coders in a single package. The active-low enable input can be used as a data line in demultiplexing applications. All of these decoders/demultiplexers feature fully buffered inputs, presenting only one normalized load to its driving circuit. All inputs are clamped with high-performanceC 1995 National Semiconductor CorporationTL/F/6391RRD-B30M105/Printed in U. S. A.TL/F/6391 – 2Order Number 54LS139DMQB, 54LS139FMQB, 54LS139LMQB, DM54LS139J, D M54LS139W,DM74LS139M or D M74LS139N See NS Package Number E20A, J16A,M16A, N16E or W16ATL/F/6391 – 1 Order Number 54LS138DMQB, 54LS138FMQB, 54LS138LMQB, DM54LS138J, D M54LS138W,DM74LS138M or D M74LS138N See NS Package Number E20A, J16A,M16A, N16E or W16ADual-in-Line PackageSchottky diodes to suppress line-ringing and simplify systemdesign.54LS138/DM54LS138/DM74LS138,54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersGeneral DescriptionJune 198954LS138/DM54LS138/DM74LS138, 54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersLogic DiagramsLS138TL/F/6391 – 3LS139TL/F/6391 – 4Physical Dimensions inches (millimeters)Ceramic Leadless Chip Carrier Package (E)Order Number 54LS138LMQB or 54LS139LMQBNS Package Number E20A Array16-Lead Ceramic Dual-In-Line Package (J)Order Number 54LS138DMQB, 54LS139DMQB, DM54LS138J or DM54LS139JNS Package Number J16APhysical Dimensions inches (millimeters) (Continued)16-Lead Small Outline Molded Package (M)Order Number DM74LS138M or DM74LS139MNS Packge Number M16A16-Lead Molded Dual-In-Line Package (N)Order Number DM74LS138N or DM74LS139NNS Package Number N16ENational Semiconductor Japan Ltd.Tel: 81-043-299-2309 Fax: 81-043-299-2408National Semiconductor Hong Kong Ltd.13th Floor, Straight Block, Ocean Centre, 5 Canton Rd. Tsimshatsui, Kowloon Hong KongTel: (852) 2737-1600 Fax: (852) 2736-9960National Semiconductor EuropeFax: (a 49) 0-180-530 85 86 Email: cnjwge @ Deutsch Tel: (a 49) 0-180-530 85 85 English Tel: (a 49) 0-180-532 78 32 Fran çais Tel: (a 49) 0-180-532 93 58 Italiano Tel: (a 49) 0-180-534 16 80National Semiconductor Corporation1111 West Bardin Road Arlington, TX 76017 Tel: 1(800) 272-9959 Fax: 1(800) 737-7018LIFE SUPPORT POLICYNATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:1. Life support devices or systems are devices or2. A critical component is any component of a life systems which, (a) are intended for surgical implant support device or system whose failure to perform can into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life failure to perform, when properly used in accordance support device or system, or to affect its safety or with instructions for use provided in the labeling, can effectiveness. be reasonably expected to result in a significant injury to the user.16-Lead Ceramic Flat Package (W)Order Number 54LS138FMQB, 54LS139FMQB, DM54LS138W or DM54LS139WNS Package Number W16APhysical Dimensions inches (millimeters) (Continued)54L S 138/D M 54L S 138/D M 74L S 138, 54L S 139/D M 54L S 139/D M 74L S 139 D e c o d e r s /D e m u l t i p l e x e r s。

FeaturesYDesigned specifically for high speed: Memory decodersData transmission systemsY LS138 3-to-8-line decoders incorporates 3 enable in- puts to simplify cascading and/or data receptionY LS139 contains two fully independent 2-to-4-line decod- ers/demultiplexersY Schottky clamped for high performance Y Typical propagation delay (3 levels of logic)LS138 21 ns LS139 21 nsY Typical power dissipationLS138 32 mW LS139 34 mW Y Alternate Military/Aerospace devices (54LS138, 54LS139) are available. Contact a National Semicon- ductor Sales Office/Distributor for specifications.Connection DiagramsDual-in-Line PackageThese Schottky-clamped circuits are designed to be used in high-performance memory-decoding or data-routing appli- cations, requiring very short propagation delay times. In high-performance memory systems these decoders can be used to minimize the effects of system decoding. When used with high-speed memories, the delay times of these decoders are usually less than the typical access time of the memory. This means that the effective system delay intro- duced by the decoder is negligible.The LS138 decodes one-of-eight lines, based upon the con- ditions at the three binary select inputs and the three enable inputs. Two active-low and one active-high enable inputs reduce the need for external gates or inverters when ex- panding. A 24-line decoder can be implemented with no ex- ternal inverters, and a 32-line decoder requires only one inverter. An enable input can be used as a data input for demultiplexing applications.The LS139 comprises two separate two-line-to-four-line de- coders in a single package. The active-low enable input can be used as a data line in demultiplexing applications. All of these decoders/demultiplexers feature fully buffered inputs, presenting only one normalized load to its driving circuit. All inputs are clamped with high-performanceC 1995 National Semiconductor CorporationTL/F/6391RRD-B30M105/Printed in U. S. A.TL/F/6391 – 2Order Number 54LS139DMQB, 54LS139FMQB, 54LS139LMQB, DM54LS139J, D M54LS139W,DM74LS139M or D M74LS139N See NS Package Number E20A, J16A,M16A, N16E or W16ATL/F/6391 – 1 Order Number 54LS138DMQB, 54LS138FMQB, 54LS138LMQB, DM54LS138J, D M54LS138W,DM74LS138M or D M74LS138N See NS Package Number E20A, J16A,M16A, N16E or W16ADual-in-Line PackageSchottky diodes to suppress line-ringing and simplify systemdesign.54LS138/DM54LS138/DM74LS138,54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersGeneral DescriptionJune 198954LS138/DM54LS138/DM74LS138, 54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersLogic DiagramsLS138TL/F/6391 – 3LS139TL/F/6391 – 4Physical Dimensions inches (millimeters)Ceramic Leadless Chip Carrier Package (E)Order Number 54LS138LMQB or 54LS139LMQBNS Package Number E20A Array16-Lead Ceramic Dual-In-Line Package (J)Order Number 54LS138DMQB, 54LS139DMQB, DM54LS138J or DM54LS139JNS Package Number J16APhysical Dimensions inches (millimeters) (Continued)16-Lead Small Outline Molded Package (M)Order Number DM74LS138M or DM74LS139MNS Packge Number M16A16-Lead Molded Dual-In-Line Package (N)Order Number DM74LS138N or DM74LS139NNS Package Number N16ENational Semiconductor Japan Ltd.Tel: 81-043-299-2309 Fax: 81-043-299-2408National Semiconductor Hong Kong Ltd.13th Floor, Straight Block, Ocean Centre, 5 Canton Rd. Tsimshatsui, Kowloon Hong KongTel: (852) 2737-1600 Fax: (852) 2736-9960National Semiconductor EuropeFax: (a 49) 0-180-530 85 86 Email: cnjwge @ Deutsch Tel: (a 49) 0-180-530 85 85 English Tel: (a 49) 0-180-532 78 32 Fran çais Tel: (a 49) 0-180-532 93 58 Italiano Tel: (a 49) 0-180-534 16 80National Semiconductor Corporation1111 West Bardin Road Arlington, TX 76017 Tel: 1(800) 272-9959 Fax: 1(800) 737-7018LIFE SUPPORT POLICYNATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:1. Life support devices or systems are devices or2. A critical component is any component of a life systems which, (a) are intended for surgical implant support device or system whose failure to perform can into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life failure to perform, when properly used in accordance support device or system, or to affect its safety or with instructions for use provided in the labeling, can effectiveness. be reasonably expected to result in a significant injury to the user.16-Lead Ceramic Flat Package (W)Order Number 54LS138FMQB, 54LS139FMQB, DM54LS138W or DM54LS139WNS Package Number W16APhysical Dimensions inches (millimeters) (Continued)54L S 138/D M 54L S 138/D M 74L S 138, 54L S 139/D M 54L S 139/D M 74L S 139 D e c o d e r s /D e m u l t i p l e x e r s。

目录1 绪论 (1)1.1 设计背景 (1)1.2 Tanner Pro软件介绍 (1)1.3 集成电路设计的流程 (2)2 3-8译码器设计思路 (3)2.1 3-8译码器基本原理 (3)2.2 3-8译码器原理图 (4)3 3-8译码器电路设计 (5)3.1 3输入与非门（NAND3）的电路图及其仿真 (5)3.2 反相器（INV）的电路图及其仿真 (7)3.6 3-8译码器电路图及其仿真 (9)4 3-8译码器版图设计及其仿真 (11)4.1 3输入与非门（NAND3）的版图设计与仿真 (11)4.2 反相器（INV）的版图设计与仿真 (12)4.3 3-8译码器版图及仿真 (13)5 LVS对比 (16)设计总结 (17)参考文献 (18)巢湖学院11微电子学《集成电路CAD》课程设计1 绪论1.1 设计背景当前，我国集成电路行业处于较好的发展时期，集成电路的设计、制造和封装测试都面临着极大的发展机遇。

以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。

今天，版图设计是在一个不断变化的环境中进行的。

软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。

所有这一切变化已使该行业成为一个另人感兴趣的行业，但不应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。

通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。

因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。

1.2 Tanner Pro软件介绍Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

Tanner Pro最大的特点就是成本低，设备要求不高，除了可以在工作站、Unix系统下运行外，还可以在任何个人PC,Window 操作系统下使用。

实验二8—3编码器一、实验目的（1）设计并实现一个8—3译码器的，巩固ISE软件的应用（2）掌握ISE的综合和设计实现流程（3）巩固使用ISE软件进行FPGA开发的过程以及硬件验证的使用方法二、实验步骤及代码（1）启动ISE集成开发环境，创建一个工程，并为工程添加源文件，对源文件进行语法检查，并改正错误之处。

源文件代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity decoder8_3 isport (en:in std_logic;input:in std_logic_vector(7 downto 0);dout:out std_logic_vector(2 downto 0));end decoder8_3;architecture Behavioral of decoder8_3 isbeginprocess(input,en)beginif en ='0' then dout<="ZZZ";elsecase input iswhen"00000001"=>dout<="000";when"00000010"=>dout<="001";when"00000100"=>dout<="010";when"00001000"=>dout<="011";when"00010000"=>dout<="100";when"00100000"=>dout<="101";when"01000000"=>dout<="110";when"10000000"=>dout<="111";when others=>dout<="ZZZ";end case;end if;end process;end Behavioral;（2）输入测试基准波形文件测试文件的程序代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.numeric_std.ALL;ENTITY decoder8_3_test ISEND decoder8_3_test;ARCHITECTURE behavior OF decoder8_3_test ISCOMPONENT decoder8_3PORT( en : IN std_logic;input : IN std_logic_vector(7 downto 0);dout : OUT std_logic_vector(2 downto 0));END COMPONENT;--Inputssignal en : std_logic := '0';signal input : std_logic_vector(7 downto 0) := (others => '0'); --Outputssignal dout : std_logic_vector(2 downto 0);BEGINuut: decoder8_3PORT MAP ( en => en,input => input,dout => dout);-- Clock process definitionsprocessbeginwait for 20 ns;en<='1';---------------------------wait for 10 ns;input<="00000001";---------------------------wait for 10 ns;input<="00000010";---------------------------wait for 10 ns;input<="00000100";---------------------------wait for 10 ns;input<="00001000";---------------------------wait for 10 ns;input<="00010000";---------------------------wait for 10 ns;input<="00100000";---------------------------wait for 10 ns;input<="01000000";---------------------------wait for 10 ns;input<="10000000";---------------------------wait for 10 ns;input<="00110001";---------------------------wait for 10 ns;input<="00101011";----------------------------wait for 10 ns;en<='0';input<="00100000";---------------------------wait for 10 ns;input<="00000001";---------------------------wait for 10 ns;input<="00001001";---------------------------wait for 10 ns;end process; END;实验真值表实验输入激励后运行结果的波形三、实验心得EDA的实验要求我们细心和认真，要注意细节，有的时候一个分号也可能导致出现错误。

实验4 8-3编码器的设计一、实验目的学习采用VHDL设计8-3编码器，并使用MAX+plus Ⅱ进行仿真。

二、实验条件1、PC机一台。

2、开发软件：Max+plusⅡ。

3、实验设备：GW48-CK EDA实验开发系统。

4、选用芯片：ACEX系列EP1K30TC144-3。

三、实验原理：编码器可将2N个分离的信息代码以N个二进制码来表示。

编码器常常应用于影音压缩或通信方面，以达到精简传输量的目的。

可以将编码器看成压缩电路，译码器看成解压缩电路。

传送数据前先用编码器压缩数据后再传送出去，在接收端则由译码器将数据解压缩，还原为原来的数据。

这样，在传送过程中，就可以以N个数码来代替2N个数码的数据量，以提升传输效率。

编码器又分为普通编码器和优先级编码器。

优先级编码器常用于中断的优先级控制，如图1所示，74LS148是一个8输入，3位二进制码输出的优先级编码器，表1为74LS148真值表。

当某一个输入有效时，就可以输出一个对应的3位二进制编码。

另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应的二进制编码。

图1 8-3编码器74LS148管脚图表 1 74LS148真值表四、实验步骤1、按照Max+plusⅡ的使用步骤，参考74LS148的相关资料，利用MAX+plusⅡ完成8-3编码器的文本输入和仿真等步骤，给出VHDL程序及仿真波形。

2、在GW-48实验系统上下载验证，记录管脚设置。

五、实验报告：根据以上的实验内容写出实验报告，程序设计；给出程序分析报告、仿真波形图及其分析报告。

六、参考资料1、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ENCODE8_3 ISPORT (A :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END ENTITY ENCODE8_3;ARCHITECTURE ART OF ENCODE8_3 ISBEGINWITH A SELECTY<="000"WHEN"11111110","001"WHEN"11111101","010"WHEN"11111011","011"WHEN"11110111","100"WHEN"11101111","101"WHEN"11011111","110"WHEN"10111111","111"WHEN"01111111","000"WHEN OTHERS;END ARCHITECTURE ART;2、波形仿真结果图2 波形仿真图3、管脚参考设置图3 管脚参考设置。

实验三8-3优先编码器和3-8线译码器一、实验目的1、熟悉常用编码器，译码器的功能逻辑。

2、熟悉VHDL的代码编写方法。

3、掌握复杂译码器的设计方法。

二、实验原理2、逻辑表达式：Y2=X4&X5&X6&X7Y1=~(~(X2)&X4&X5|~(X3)&X4&X5|~(X6)|~(X7));Y0=~(~(X1)&x2&X4&X6|~(X3)&X4&X6|~(X5)&X6|~(X7));2、3-8线码器总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。

三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、请将JP103的短路帽全部插上。

四、实验步骤及波形按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。

8-3优先编码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY encode ISPORT(XINA :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y0,Y1,Y2: OUT STD_LOGIC;OUTA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END encode;ARCHITECTURE ADO OF encode ISSIGNAL LED: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL XIN: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINXIN<=XINA;LEDW<="000";PROCESS (XIN)BEGINCASE XIN ISWHEN x"00" => OUTA<=x"3F";WHEN x"01" => OUTA<=x"06";WHEN x"02" => OUTA<=x"5B";WHEN x"04" => OUTA<=x"4F";WHEN x"08" => OUTA<=x"66";WHEN x"10" => OUTA<=x"6D";WHEN x"20" => OUTA<=x"7D";WHEN x"40" => OUTA<=x"07";WHEN x"80" => OUTA<=x"3F";WHEN OTHERS => OUTA<=x"3F";END CASE;END PROCESS;PROCESS (XIN)BEGINCASE XIN ISWHEN x"01" => LED<="001";WHEN x"02" => LED<="010";WHEN x"04" => LED<="011";WHEN x"08" => LED<="100";WHEN x"10" => LED<="101";WHEN x"20" => LED<="110";WHEN x"40" => LED<="111";WHEN x"80" => LED<="000";WHEN OTHERS => LED<="000";END CASE;END PROCESS;Y2<=LED(2);Y1<=LED(1);Y0<=LED(0);END ADO;3-8译码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DECODE ISPORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END DECODE;ARCHITECTURE ADO OF DECODE ISSIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINLEDW<="000";PROCESS (DATA_IN)V ARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINDIN:=DA TA_IN;LEDOUT<=OUTA;DATA_OUT<=D_OUT;CASE DIN ISwhen "000" => OUTA<="00111111" ; --"0"when "001" => outa<="00000110" ; --"1"when "010" => outa<="01011011"; --"2"when "011" => outa<="01001111"; --"3"when "100" => outa<="01100110"; --"4"when "101" => outa<="01101101"; --"5"when "110" => outa<="01111101"; --"6"when "111" => outa<="00000111"; --"7"WHEN OTHERS => OUTA<="XXXXXXXX";END CASE;CASE DIN ISWHEN "000" => D_OUT<="00000000";WHEN "001" => D_OUT<="00000001";WHEN "010" => D_OUT<="00000010";WHEN "011" => D_OUT<="00000100";WHEN "100" => D_OUT<="00001000";WHEN "101" => D_OUT<="00010000";WHEN "110" => D_OUT<="00100000";WHEN "111" => D_OUT<="01000000";WHEN OTHERS=> D_OUT<="XXXXXXXX";END CASE;END PROCESS;END ADO;五、实验仿真8-3编码器引脚锁定如图：图5-1图5-2仿真波形如图：3-8译码器引脚锁定如图：图5-3波形如图：图5-4六、实验现象调试ok的EP2C5文件在文件夹decode中，可以直接调用。