数字集成电路(中文)第六章

（1）接电阻增加输出电阻的技术
VGG为固定偏置，则 vg2=0
vgs2 vg2 vs2 vs2
vbsvs2
i0gd2s(v0vs2)gm 2( vs2)gm2b (s vs2)
vs2ri0
（6-3）
图6-3
接电阻增加输出电阻 的结构与等效电路
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而饱和区衬底跨导
gm
b2sviDBSS
假设：VDD=10V，VBV=6.5V，rz=100，R=35k，则此基准电压源的灵敏 度为0.0044。
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3、CMOS带隙基准源
CMOS带隙基准源电路见 图6-13，此结构实现了一种较 为精确的基准电压源。主要利 用了MOSFET的亚阈区工作时电 流的正温度系数特性与BJT的 BE结导通电压VBE的负温度特 性相互补偿，达到恒定的基准 电压输出。
模拟集成运算放大器电路分层说明
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10Bits 105MSPS 3V ADC 原理图
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无缓冲二级CMOS运放电路
电流镜 源耦合对 偏置电路
共源放大器
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多路电流放大器
6.2.1 电流源与电流沉（Current Source and Sink） 所谓电流源或电流沉，是指一种在任何时间内，其电流值
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6.2.3 基准源
理想的基准电压源或电流源应不受电源和温度变化的影响。 “基准”即是强调基准源的输出数值比一般电源的数值有更高 的精度和稳定性。通常基准与其连接的负载有关，可用缓冲放 大器使其和负载隔开，同时保持良好的性能。
1、简单的电压分压器
VREFVDD
R2 R1 R2

混合I2L电路工艺结构 工艺控制 I2L电路的版图设计
全I2L电路工艺结构（非外延型）



器件直接作在单晶衬底上 5次光刻,(深N+墙、P型基区、浅 N+集电区、 接触孔、铝互连），三次扩散（N+墙、P型基 区、浅 N+） NPN管对β 有要求；PNP对α有要求 为了提高β ，衬底电阻越低越好 为了提高α，衬底电阻越高越好， 折衷一下，一般照顾NPN管多一些，选0.1cm
I2L基本单元电路工作原理
PNP管QP的集电结压降 VCBP VB 0.05V 发射结电压仍为 VBEP 0.7V ,因此, 当输入 为0态, PNP管QP处于临界饱和 I 2 L电路是一个单端输入 , 多端输出的的非 门, 其中PNP管QP处于共基极状态 , 其集电 极电流I P是在轮流在两个倒置的 多集电极 NPN管QN 1的集电极和QN 2的基极之间流动 , 起一电流源的作用
,因为倒置
电压传输特性和抗干扰能力
输出高电平VOH 等于一个结压降 VBE , 约为700m V 输出低电平VOL 等于饱和压降 VOL VCES 50m V, VOH ,与VOL 之间中间值为 VTH : 700m V 550m V VTH 550m V 625m V 2 低电平噪声容限 VNL VTH VOL 575m V 高电平噪声容限 VNH VOH VTH 75m V 高电平抗干扰能力较差 , 但其只作大规模集成电 路的内部门 , 且电源电压较低 , 工作电流较小 , 所以 噪声容限并不影响其使 用.
集成注入逻辑电路(I2R)电路




特点:集成密度高;功耗低;延时功耗积小;成本低; 工艺与其他集成电路兼容;数模作在同一芯片 中 结构:一种单管输入多管输出的反向器 由一横向PNP管和一倒置的NPN管构成 PNP管的集电极和NPN管的基极共用 PNP管的基极和NPN管的发射极共用 又称合并的MTL电路(merged)

1
Chapter 6 Problem Set
Chapter 6 PROBLEMS
1. [E, None, 4.2] Implement the equation X = ((A + B) (C + D + E) + F) G using complementary CMOS. Size the devices so that the output resistance is the same as that of an inverter with an NMOS W/L = 2 and PMOS W/L = 6. Which input pattern(s) would give the worst and best equivalent pull-up or pull-down resistance? Implement the following expression in a full static CMOS logic fashion using no more than 10 transistors: Y = (A ⋅ B) + (A ⋅ C ⋅ E) + (D ⋅ E) + (D ⋅ C ⋅ B) 3. Consider the circuit of Figure 6.1.
2
VDD E 6 A A 6 B 6 C 6 D 6 E F A B C D 4 4 4 4 E 1 A B C D 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem Set
VDD 6
Circuit A
Circuit B
Figure 6.2 Two static CMOS gates.

CHAPTER 6P6.1. The on-resistance of a unit-sized NMOS device.LINEAR | SATURATIONOn-resistance of a unit-sized NMOS device051015202500.20.40.60.811.2V DSR D SThe average on-resistance is approximately 15kΩ. The expression for the average resistance value between DD V and 2DDV .()()()()()()()()222,,22,2223344V DD DSV DS DD DDDD DDV DDDS DD DS D satD satV V V V V I V I I ON DD ON ON DD GS T CN N DDD sat sat ox GS T R V R R V V VE L V I Wv C V V +++===-+==-P6.2. Since the signal must go around the ring twice for one oscillation, the period is :()()()()()()()()()()()()()()331531517301012.51021100.32727.5103100.3173ps TOT PLH PHL P LOAD N LOAD P N W EQP EQN g eff P N P N t N t t N R C R C N R R C W L L N R R C C W W W W --=+=+=+⎛⎫=+++ ⎪⎝⎭⎛⎫=⨯+⨯+ ⎪⎝⎭=⨯⨯=115.77GHz 173TOTf t ps=== Independent of inverter size.P6.3. SPICE.P6.4. The self-capacitance in these cases are the capacitances that will make the transition from0 to DD V or vice versa.a. In this case, all the internal nodes will be charged so the self-capacitance is :()2233313SELF eff eff C C W W W W W C W =++++=b. In this case, all the internal nodes but the one above the bottom NMOS transistor will be charged:()223310SELF eff eff C C W W W W C W =+++=c. If we assume a worst-case scenario, this node will be charged up to DD V from 0.()2233313SELF eff eff C C W W W W W C W =++++=d. The node above the bottom-most NMOS transistor has already been discharged.()223310SELF eff eff C C W W W W C W =+++=P6.5. SPICEP6.6. For optimum sizing given four inverters.()()()()()()()()()()()()44332214111111120012005.8911200203.895.891203.8934.645.89134.64 5.895.8915.8915.8945.890.525.5OUT NPE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P =⨯=====⨯===⨯===⨯===⨯====⨯+=+=+=∏∑∑For the number of devices for optimum delay:log log log log log log12005.11log log 4N N SE SE PE SE PE N SE PEPE N SE =======Setting 5N =gives:()()()()()()()()5544332215114.1211200290.634.121290.6370.394.12170.3917.054.12117.05 4.124.1214.1214.1244.120.518.5OUT N SE LE C C SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P ===⨯===⨯===⨯===⨯===⨯====⨯+=+=+=∑∑P6.7. Solution for NAND3For the first NAND3, LE=5W/3W=5/3. For the second NAND3, the delay is not the same asthe basic inverter. So use the more general formula:310/25/33nand W R LE WR⨯== Same as the first case.a.For equal rise and fall time, we double the sizes of the transistors which leads to:313LE==b.For the pseudo-NMOS, we must first calculate the currents, which are different forpull-up and pull-down in the case of a pseudo-NMOS.For the case of the pull-up, only the PMOS is charging the output, for equal delays,we double the size of the PMOS and NMOS to obtain:23LE=P6.9.a.53 LE=b.53 LE=c.82,33 R FLE LE==d.4,23R FLE LE==P6.10.a.813RLE st gate =b.523FLE nd gate =()()()()()()()()()()()()()()45343433221411451110002222336.8711000145.656.87145.6535.366.8735.36 6.876.871 6.8716.8746.870.51 1.50.5OUT NN N PE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D SE P SE P ⎛⎫⎛⎫=⨯== ⎪⎪⎝⎭⎝⎭===⨯===⨯===⨯===⨯====+=+=++++∏∑∑31=P6.12.()()()()()()()()()()()()()()()6345434332211546410001777833311.5510001173.2111.55173.2112511.5525411.5511.55111.551111.55OUT N N PE LE FO BE SE LE C BE C SE LE C BE C SE LE C BE C SE LE C BE C SE D SE P ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⨯⨯===⨯⨯====+∏()()41411.550.51 1.5251.2N SE P =+=++++=∑∑()()()()()()()()()()()635735445712(2)(4)800066730333314.6800011095.814.610951175.114.64512(4175.1500)533533OUT PE LE FO BE SE LE C BE C SE LE C BE C SE PE LE FO BE SE ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⎛⎫⎛⎫=⨯⨯=⨯+= ⎪⎪⎝⎭⎝⎭==∏∏()()()()()()()()()()()5343322151117.4712001114.317.54114.32317.517.5117.51117.53(17.5)214.60.51 1.5 2.25288.9NN N LE C BE C SE LE C BE C SE LE C BE C SE D SE P SE P =⨯⨯===⎛⎫⎪⨯⨯⎝⎭===⨯⨯====+=+=++++++=∑∑To minimize the delay, a estimate of the number of needed stages can be performed :log log 6637049.610log log 4SE PE N SE =∴===≈ The additional stages can be implemented as inverters attached at the input.P6.14. Consider the following situations :C LV inC LV outOutput high-to-low Output low-to-highIn the first case, the output is making a transition from high to low. The next inverter (not shown) has the PMOS in the cutoff region and the NMOS in the linear region. In these regions, the input capacitance of the next gate can be computed as follows:PMOS: C GP =C g x 2W x (1/2) NMOS: C GN =C g x WFor the output low-to-high transition, we have the PMOS linear and the NMOS cutoff: PMOS: C GP =C g x 2W NMOS: C GN =C g x W (1/2)Clearly, the second case has a larger total capacitance and hence a larger effective C g .P6.15. For this problem we examine ramp inputs as compared to step inputs. In both cases below,the transistors being driven enter the linear region and experience larger gate capacitances than the step input case. Therefore, C g is always larger for ramp inputs.C LC LV outpositive-going input ramp negative-going input rampV V DDP6.16. The FO4 delay for 0.18um is approximately 75ps. For 0.13um it is 55ps. Therefore, theconstant for the equation is roughly 420ps/um.。

• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?

第六章Verilog的数据类型及逻辑系统学习内容：•学习Verilog逻辑值系统•学习Verilog中不同类的数据类型•理解每种数据类型的用途及用法•数据类型说明的语法Verilog采用的四值逻辑系统’0’, Low, False, Logic Low, Ground,VSS,Negative Assertion‘1’, High, True, Logic High, Power,VDD, VCC, Positive Assertion’X’ Unknown: Occurs at Logical Which Cannotbe Resolved ConflictHiZ, High Impedance, Tri-Stated,Disabled Driver (Unknown)主要数据类型Verilog主要有三类(class)数据类型：•net （线网）: 表示器件之间的物理连接•register （寄存器）：表示抽象存储元件•parameters(参数) : 运行时的常数(run-time constants)net（线网）net需要被持续的驱动，驱动它的可以是门和模块。

当net驱动器的值发生变化时，Verilog自动的将新值传送到net上。

在例子中，线网out由or门驱动。

当or门的输入信号置位时将传输到线网net上。

•有多种net 类型用于设计(design-specific)建模和工艺(technology-specific)建模•没有声明的net 的缺省类型为1 位(标量)wire 类型。

但这个缺省类型可由下面的编译指导改变：`default_nettype <nettype>net 类型功能wire, trisupply1, supply0wor, triorwand, triandtriregtri1, tri0标准内部连接线(缺省)电源和地多驱动源线或多驱动源线与能保存电荷的net 无驱动时上拉/下拉综合编译器不支持的net 类型•wire类型是最常用的类型，只有连接功能。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm 自己算4、EDA 设计流程IP 设计SystemC 模块设计（verilog ）版图设计电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys 版权)：.db .lib （可读）.sdb .slib第2章 器件基础1、保护IC 的输入器件以抗静电荷（ESD 保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。

非门处于关态时输出端得到的高电平值。典型值为3.6V。 b.输出低电平UOL：当输入全为高电平时，与非门处于开
态时输出端得到的低电平值。典型值为0.3V。 c.关门电平Uoff：在保证输出电压为额定高电平3.6V的
90％时，允许的最大输入低电平值。一般Uoff≥0.8V。
数字电路基本器件及组合逻辑电路
即总的输出P为二个OC门单独输出P1和P2的“与”，等效 电路如图6－21 (b)所示。可见，OC与非门的“线与”可以 用来实现与或非逻辑功能。
数字电路基本器件及组合逻辑电路
②实现“总线”（BUS）传输 如果将多个OC与非门按图6－22所示连接，当某一个门 的选通输入Ei为“1”，其他门的选通输入皆为“0”时，这 时只有这个OC门被选通，它的数据输入信号Di就经过此选通 门被送上总线（BUS）。为确保数据传送的可靠性，规定任 何时刻只允许一个门的输出数据被选通，也就是只能允许一 个门挂在数据传输总线（BUS）上，因为若多个门被选通， 这些OC门的输出实际上会构成“线与”，就将使数据传送出 现错误。
TTL与非门是采用双极型的晶体管－晶体管形式集成的 与非逻辑门电路。
数字电路基本器件及组合逻辑电路
6.4.1 TTL与非门电路组成
图6－13是TTL与非门（CT54／74系列）的典型电路，它 由三部分组成：
输入级：由多发射极管VT1和电阻R1组成，完成“与” 逻辑功能。
中间级：由VT2和电阻R2、R3组成，从VT2的集电极和发 射极同时输出两个相位相反的信号，作为VT3、VT4输出级的 驱动信号，使VT3、VT4始终处于一管导通而另一管截止的工 作状态。
数字电路基本器件及组合逻辑电路
6.4.4 集成与非门芯片介绍 常用的TTL与非门集成电路有7400和7420等芯片，采用

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2. 逻辑代数的基本运算法则 交换律 A B B A
A B B A
结合律 ( A B ) C A ( B C )
( A B) C A ( B C ) 普通代数 分配律 A ( B C ) A B A C 不适用！ A ( B C ) ( A B) ( A C )
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若要用BCD码表示n位十进制数，则需用n个BCD 码来表示． 例如用8421BCD码和2421BCD码表示(1689)10， (1689)10=(0001 0110 1000 1001)8421BCD (1689)10=(0001 1100 1110 1111)2421BCD 反之，已知BCD码，可直接写成十进制数，如 (0101 0110 1000 .1001)8421BCD=（568.9）10
十六进制 0 1 2 8 A B C D E F 10 64 3E8
7
常用的BCD代码
十进制数 8421码 2421码 5121码 格雷码 余3码
0
1 2
0000
0001 0010
0000
0001 0010
0000
0001 0010
0000
0001 0011
0011
0100 0101
3
4 5 6 7 8 9
0 1 0 1 0 1 0 1
1 0 0 0 0 0 0 0
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有“1”出“0”，全“0”出
例
根据输入波形画出输出波形 A B & Y1
A
B
>1
Y2
A
B
Y1 Y2
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6.1.3逻辑代数基本运算 规则和基本定律

设置反相器的延迟和逻辑门的延迟相等，然 后取输入电容比 设置相同的输入电容值，然后取延迟比
延迟相等时各个门的逻辑强度的计算
输入电容相等时各个门的逻辑强度的计算
一些简单门的逻辑强度值
门的类型 反相器 与非门 或非门 1输入 1 4/3 5/3 5/3 7/3 6/3 9/3 2输入 3输入 4输入
或非门的自身电容
三输入与非门的电容计算

例：对于图中的三 输入与非门，确定 在阶跃输入时最坏 情况下的输入和输 出处的电容构成。 用参数项W，Cg和 Ceff表示结果。仔 细考虑共用的源/ 漏区。
传播延迟依赖于A、B和C的到达时间
连线电容

负载电容的第三部分是连线电容或称互 连电容： Cwire=CintLW=0.2fF/µm×(连线长度)

反映反相器固有特性的时间常数：
τ inv Ln Reff Cin Reqn Cg( 3Wn ) 3ReqnCg Ln Wn
驱动一个负载的反相器的延迟
t delay Reff (Cfanout Cself ) Cfanout Cself Reff Cin ( ) Cin Cin Cfanout inv ( inv ) Cin
6.5 针对最佳路径延迟确定门的尺寸
确定反相器的尺寸，使之驱动一个大的电容负载
最优化路径延迟的问题
路径延迟=ΣRiCi
反相器链延迟最优化

一个反相器的输入电容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)
NMOS器件的有效输出电阻： R eff R eqn
Ln Wn

CL (VDD / 2) I LH CL (VDD / 2) I HL

' 2 ' 3 ' 1 ' 3 ' 0 ' (Q1Q0 )Q2 (Q3' (Q1Q0 )' )Q2
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。

第二节有比逻辑 VDD 电阻负载 RL F In1 In2 In3 PDN VSS (a 电阻负载 In1 In2 In3 PDN VSS (b 耗尽型NMOS负载耗尽型负载 VT < 0 VSS F In1 In2 In3 PDN VSS (c 伪NMOS F VDD PMOS负载 VDD 目的: 与互补CMOS相比可以减少器件的数目数字大规模集成电路清华大学微电子所周润德第六章（2）第 1 页 2004－10－27有比逻辑 VDD Resistive Load 共 N 个晶体管 + 负载 RL VOH = VDD VOL = F RPN RPN + RL In1 In2 In3 不对称响应 PDN t pL = 0.69 RLCL 有静态功耗 VSS 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 2 页伪NMOS ( Pseudo-NMOS VDD A B C D F CL VOH = VDD (similar to complementary CMOS 2 V OL ⎞ kp ⎛ 2 – ------------- ⎟ = ------ ( V – V – V V k ⎜( V DD Tp n DD Tn OL 2 ⎠ 2 ⎝类似于互补CMOS kp V OL = ( VDD – V T 1 – 1 – ------ (assuming that V T = V Tn = VTp k n SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!! 较小的面积和驱动负载，但有静态功耗 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 3 页Pseudo-NMOS 电压传输特性（VTC） VDD 3.0 PMOS负载 VSS Vout [V] 2.5 2.0 W/Lp = 4 F In1 In2 In3 PDN 1.5 W/Lp = 2 1.0 0.5 W/Lp = 0.5 W/Lp = 0.25 W/Lp = 1 VSS 伪NMOS 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vin [V] 在性能、功耗＋噪声容限之间综合考虑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 4 页伪 nMOS / pMOS 逻辑（1）伪 nMOS 逻辑的基本电路 1. 2. 3. 4. 5. p 管作负载，其栅极接地 n 个输入端的伪 nMOS 电路有 n + 1 个管子 kn k p 的比例影响传输特性的形状及反相器 V OL 的值当驱动管导通时，总有一恒定的 DC 电流（静态功耗）当驱动管和负载管均不导通时，输出电压取决于管子的次开启特性 6. 噪声容限 N M L 比 N M H 差很多 7. 基本方程 8. 应用场合 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 5 页伪 nMOS 逻辑 Vdd 负载 Vout Vin 驱动 GND 伪 pMOS 逻辑 Vdd 驱动 Vin Vout 负载 GND 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 6 页（2）伪 NMOS 的设计：驱动管与负载管的尺寸应有一合适的比率 1. 为减少静态功耗，驱动电流 IL 应当小 2. 为了得到合理的 NML ，VOL = IL（RPDN 应当低 3. 为了减少 t PLH = C L V DD , IL 应当大 2IL 4.为了减少 t PHL = 0.69 R PDN C L ，RPDN 应当小条件 1 与 3 是矛盾的，可见：实现一个较快的门意味着较多的静态功耗及较小的噪声余量。

4
Chapter 6 Problem Set
VDD F G
A B
A
A B
A
Figure 6.6 Two-input complex logic gate.
11.
Design and simulate a circuit that generates an optimal differential signal as shown in Figure 6.7. Make sure the rise and fall times are equal.
2
VDD E 6 A A 6 B 6 C 6 D 6 F A B C D 4 4 4 4 E 1 A B C D E 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem SetVDD 6Circ来自it ACircuit B
Figure 6.2 Two static CMOS gates.
Digital Integrated Circuits - 2nd Ed
3
2.5 V
PMOS
M2 W/L = 0.5μm/0.25μm Vout Vin M1 W/L = 4μm/0.25μm NMOS Figure 6.4 Pseudo-NMOS inverter.
a. What is the output voltage if only one input is high? If all four inputs are high? b. What is the average static power consumption if, at any time, each input turns on with an (independent) probability of 0.5? 0.1? c. Compare your analytically obtained results to a SPICE simulation.