时序分析中建立时间,保持时间,时钟到输出,PIN到PIN延时的说明

建立时间和保持时间X 数据∣÷-1 SIr^l<~th~~时钟「tsu：建立时间th：保持时间信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，Setup/Hold time是测试芯片对输入信号和时钟信号之间的时间要求, 也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。

建立时间是指触发器的时钟信号提升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟提升沿（如提升沿有效）T时间到达芯片，这个T就是建立时间Setup time.如不满意Setup time,这个数据就不能被这一时钟打入触发器, 只有在下一个时钟提升沿，数据才能被打入触发器；保持时间是指触发器的时钟信号提升沿到来以后，数据也必需保持一段时间，数据保持不变以便能够稳定读取（信号在器件内部通过连线和规律单元时，都有行定的延时。

延时的大小与连线的长短和规律单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。

信号的凹凸电平转换也需要肯定的过渡时间假如hold time 不够，数据便不能被有效读取并转换为输出。

假如数据信号在时钟边沿触发前后持续的时间分别超过建立时间和保持时间，那么这部分超过的重量分别称为建立时间裕量和保持时间裕量。

（这期间其实还涉及到竞争冒险的问题，也就是毛刺，稍后在讨论，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了肯定的作用。

）其实建立时间就是在脉冲信号到来时，输入信号已经稳定等待的时间；而保持时间是信号脉冲到来后，而输入信号还没有到达下降沿的时间。

举个例子：建立时间就是你到伴侣家做客去早了，但是仆人还没回来，你等待的时间就是建立时间；保持时间就是进入房子后，逗留的（有效）时间。

当然在实际测试中我发觉时钟信号也是存在抖动和偏移的。

虽然系统时序设计中对时钟信号的要求特别严格，由于我们全部的时序计算都是以恒定的时钟信号为基准。

建⽴时间（setuptime）与保持时间（holdtime）---相关内容静态时序分析：通过穷举分析每⼀条路径的延时，⽤以确定最⾼⼯作频率，检查时序约束是否满⾜，分析时钟质量。

动态时序分析：通过给定输⼊信号，模拟设计在器件实际⼯作的功能和延时情况。

1.什么是建⽴时间、保持时间？ 建⽴时间指在触发器的时钟采样沿到来之前，数据保持稳定不变的时间。

保持时间指在触发器的时钟采样沿到来之后，数据保持稳定不变的时间。

因为时钟偏斜，到达DFF2为CLK2建⽴时间分析：取各组块最⼤延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则建⽴时间余量为Tset_slack=Tclk-Tcq-Tco-Tsetup+Tskew，使DFF2建⽴时间不违例，需保证Tset_slack>0。

其中Tcq为DFF1的时钟端到输出延迟，为器件固定属性；Tco是组合逻辑电路的延时，可以通过优化逻辑设计改变其值，使其满⾜建⽴保持时间不违例；Tsetup为触发器固有属性，定值。

Thold为触发器固有属性，定值。

若不考虑DFF2的时钟偏斜，则建⽴时间裕量为Tset_slack=Tclk-Tcq-Tco-Tsetup。

保持时间分析：取各组块最⼩延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则保持时间余量：Tskew+Thold+Thold_slack=Tcq+Tco，因此可推出Thold_slack=Tcq+Tco-Tskew-Thold，使保持时间不违例，则需Thold_slack>0。

若不考虑时钟偏斜，则Thold_slack=Tcq+Tco-Thold。

扩展：时钟抖动：两个时钟周期之间存在的差值，这种误差发⽣在时钟发⽣器内部，和晶振和PLL内部有关，布线对其没有影响。

主要表现在时钟频率上的不⼀定。

时钟偏斜：同样的时钟产⽣的多个⼦时钟信号之间的延时差异。

主要表现在时钟相位上的不确定。

影响时钟偏斜的原因：布线长度及负载，时钟偏斜⽆法避免。

建立时间、保持时间和时序约束条件1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。

如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。

图1 建立时间和保持时间建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。

建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。

2、根据内部结构分析建立时间和保持时间图2 经典的上升沿D触发器内部结构关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。

下面我选两个比较经典的结构来分析一下建立时间和保持时间。

以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。

这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。

如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。

首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。

当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。

图3 CLK=0时触发器内部信号详情当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。

IC基础（六）：时序分析过程需要的相关计算以及处理⽅法时序分析的基本步骤：⼀个合理的时序约束可以分为以下步骤： 时序约束整体的思路如下：1. 先是约束时钟，让软件先解决内部时序问题；（在这⼀步骤中可以适当加⼊时序例外，以便时序通过）2. 然后再加⼊IO的延迟约束；3. 最后针对没有过的时序，添加时序例外。

1、 IO⼝的建⽴时间与保持时间1.1 输⼊延迟外部器件发送数据到FPGA系统模型如下图所⽰。

对FPGA的IO⼝进⾏输⼊最⼤最⼩延时约束是为了让FPGA设计⼯具能够尽可能的优化从输⼊端⼝到第⼀级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯⽚到FPGA的信号。

输⼊延时即为从外部器件发出数据到FPGA输⼊端⼝的延时时间。

其中包括时钟源到FPGA延时和到外部器件延时之差、经过外部器件的数据发送Tco，再加上PCB板上的⾛线延时。

如下图所⽰，为外部器件和FPGA接⼝时序。

最⼤输⼊延时（input delay max）为当从数据发送时钟沿（lanuch edge）经过最⼤外部器件时钟偏斜（Tclk1），最⼤的器件数据输出延时（Tco），再加上最⼤的PCB⾛线延时（Tpcb），减去最⼩的FPGA时钟偏移（FTsu）的情况下还能保证时序满⾜的延时。

这样才能保证FPGA的建⽴时间，准确采集到本次数据值，即为setup slack必须为正，计算公式如下式所⽰： Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0 （1）最⼩输⼊延时（input delay min）为当从数据发送时钟沿（lanuch edge）经过最⼩外部器件时钟偏斜（Tclk1），最⼩器件数据输出延时（Tco），再加上最⼩PCB⾛线延时（Tpcb），此时的时间总延时值⼀定要⼤于FPGA的最⼤时钟延时和建⽴时间之和，这样才能不破坏FPGA 上⼀次数据的保持时间，即为hold slack必须为正，计算公式如下式所⽰： Hold slack = （Tclk1(min) + Tco(min) + Tpcb(min)）–（FTh + Tclk2(max)）≥ 0 （2）我们很容易就可以从公式（1）和（2），推到出（3） Tclk – Ftsu ≥Tclk1 - Tclk2 + Tco + Tpcb ≥ FTh （3）在公式（3）中，我们发现Tclk 、Ftsu以及FTh，对于⼯具来说是已知的，⽽Tclk1 - Tclk2 + Tco + Tpcb正是我们需要告知综合⼯具的延迟量。

建立时间和保持时间关系详解图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

如图1 。

数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。

个人理解：1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。

2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。

关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max，最小为T2min。

问：触发器D2的建立时间T3和保持时间T4应满足什么条件？分析：Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。

Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。

保持时间容限：保持时间容限也要求大于等于0。

由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。

时序逻辑系统名词解释
时序逻辑系统是一种用于描述电路或系统中时间相关事件的逻辑系统。

下面是一些常见的时序逻辑系统名词及其解释：
1. 时钟信号（Clock Signal）：时钟信号是一个周期性的信号，用于同步电路和系统中的各个部分，以确保它们在正确的时间进行操作。

2. 时序逻辑电路（Sequential Logic Circuit）：时序逻辑电路是一种电路，其输出值取决于电路内部状态和输入信号的组合。

时序逻辑电路包括触发器、寄存器、计数器等。

3. 触发器（Flip-flop）：触发器是一种时序逻辑电路元件，用于存储二进制数据。

常见的触发器包括SR触发器、D触发器、JK触发器等。

4. 稳态（Steady State）：稳态是指时序逻辑电路的输出值在输入信号稳定后达到稳定状态。

在稳态下，电路输出值不再变化。

5. 时序逻辑设计（Sequential Logic Design）：时序逻辑设计是指将时序逻辑电路组合起来以实现特定功能的过程。

时序逻辑设计需要考虑时序逻辑电路的时序特性，包括时序分析和时序优化等。

6. 时序逻辑分析（Sequential Logic Analysis）：时序逻辑分析是指分析时序逻辑电路在不同输入信号下的输出结果。

时序逻辑分析需要考虑电路的时序特性，包括时钟频率、信号延迟等。

7. 时序优化（Timing Optimization）：时序优化是指通过优化电路结构和管脚布局等方法，以提高电路的时序性能，包括最大工作频率、最小时钟周期等。

时序逻辑系统的设计和分析需要深入理解这些术语的含义，并结合实际应用场景进行合理的选择和优化。

时序分析--信号完整性问题（SI）（转载）时序分析1. 共同时钟系统所谓共同时序系统就是指驱动端和接收端的同步时钟信号都是由⼀个系统时钟发⽣器提供。

图1就是⼀个典型的共同时钟系统的⽰意图，在这个例⼦中，驱动端向接收端传送数据，我们可以将整个数据传送的过程考虑为三个步骤：1. 核⼼处理器提供数据；2.在第⼀个系统时钟上升沿到达时，DRIVER将数据Dp锁存⾄Qp输出；3.Qp沿传输线传送到接收端触发器的Dc，并在第⼆个时钟上升沿到达时，将数据传送到RECEIVER内部。

⼀般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflight clka和Tflight clkb延时相同。

通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常⼯作，就必须在⼀个时钟周期内让信号从发送端传输到接收端。

如果信号的传输延迟⼤于⼀个时钟周期，那么当接收端的第⼆个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建⽴时间不⾜带来的时序问题。

⽬前普通时序系统的频率⽆法得到进⼀步提升的原因就在于此，频率越⾼，时钟周期越短，允许在传输线上的延时也就越⼩，200-300MHz已经⼏乎成为普通时序系统的频率极限。

那么，是不是传输延时保持越⼩就越好呢？当然也不是的，因为它还必须要满⾜⼀定的保持时间。

在接下来⼏节⾥，我们就建⽴和保持时间来分析⼀下时序设计需要考虑的⼀些问题以及正确的系统时序所必须满⾜的条件。

1.1 时序基本参数对于时序问题的分析，我们⾸先要清楚地理解相关的⼀些时序参数的具体含义，⽐如Tco，缓冲延时，传播延迟，最⼤/⼩飞⾏时间，建⽴时间，保持时间，建⽴时间裕量，保持时间裕量，时钟抖动，时钟偏移等等，如果对这些参数的概念理解不深刻，就很容易造成时序设计上的失误。

⾸先要阐明的是Tco和缓冲延时（buffer delay）的区别。

从定义上来说，Tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和；⽽缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间。

时序逻辑电路的分析方法1.时序图分析时序图是描述时序逻辑电路中不同信号随时间变化的图形表示。

时序图分析方法是通过绘制输入输出信号随时间变化的波形图，来观察信号之间的时序关系。

时序图分析的步骤如下：1)根据电路的逻辑功能，确定所需的时钟信号和输入信号。

2)根据电路的逻辑关系，建立出波形图的坐标系，确定时间轴和信号轴。

3)按照时钟信号的不同变化情况（上升沿、下降沿），在波形图中绘制相应的路径。

4)观察各个信号之间的时序关系，分析电路的逻辑功能和输出结果。

时序图分析方法的优点是直观、简单，可以清楚地显示信号的时序关系。

但它对于复杂的电路设计来说，图形绘制和分析过程相对繁琐，需要一定的经验和技巧。

2.状态表分析状态表分析方法是通过定义不同输入信号下的状态转移关系，来描述时序逻辑电路的行为。

状态表可以用表格的形式表示，其中包含了输入信号、当前状态、下一个状态和输出信号等信息。

状态表分析的步骤如下：1)根据电路的逻辑功能和输入信号，列出电路的状态转移关系。

2)构建状态表，定义不同输入信号下的状态转移关系和输出信号。

3)根据状态表，逐步推导出电路的状态转移路径和输出结果。

状态表分析方法的优点是逻辑严谨、结构清晰，适用于对于复杂的状态转移关系进行分析和设计。

但它对于大规模的电路设计来说，状态表会非常庞大，而且容易出现错误，需要仔细的计算和推导。

3.状态图分析状态图分析方法是通过绘制状态转移图，来描述时序逻辑电路中状态之间的转移关系。

状态图是由状态、输入信号、输出信号和状态转移路径等构成。

状态图分析的步骤如下：1)根据电路的逻辑功能和输入信号，确定电路的状态和状态转移关系。

2)构建状态图，按照状态的转移路径和输入信号绘制状态图。

3)根据状态图，分析电路的逻辑功能和输出结果。

状态图分析方法的优点是直观、清晰，可以清楚地描述状态之间的转移关系。

它可以帮助设计者对于电路的状态转移关系进行分析和调试。

但状态图也会随着电路规模的增大而变得复杂，需要仔细分析和理解。

FPGA设计之——时序设计FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。

建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(Hold Time)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

FPGA设计分为异步电路设计和同步电路设计，然而很多异步电路设计都可以转化为同步电路设计，在设计时尽量采用同步电路进行设计。

对于同步电路可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。

为了让同步电路可靠地运行，就要对时钟偏差进行控制，以使时钟偏差减小到可用的范围。

影响时钟偏差的主要有以下几个因素：o用于连接时钟树的连线o钟树的拓扑结构o时钟的驱动o时钟线的负载o时钟的上升及下降时间在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法：o控制时钟信号尽量走可编程器件的的全局时钟网络。

在可编程器件中一般都有专门的时钟驱动器及全局时钟网络，不同种类、型号的可编程器件，它们中的全局时钟网络数量不同，因此要根据不同的设计需要选择含有合适数量全局时钟网络的可编程器件。

一般来说，走全局时钟网络的时钟信号到各使用端的延时小，时钟偏差很小，基本可以忽略不计。

o若设计中时钟信号数量很多，无法让所有的信号都走全局时钟网络，那么可以通过在设计中加约束的方法，控制不能走全局时钟网络的时钟信号的时钟偏差。

o异步接口时序裕度要足够大。

局部同步电路之间接口都可以看成是异步接口，比较典型的是设计中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的建立-保持时间要满足要求，时序裕度要足够大。

o在系统时钟大于30MHz时，设计难度有所加大，建议采用流水线等设计方法。

C12时序参数一、什么是C12时序参数C12时序参数是描述数字电路中时钟信号时序关系的参数，主要用于同步电路的设计和性能评估。

它包括建立时间(setup time)、保持时间(hold time)和时钟周期(clock period)等参数。

二、C12时序参数的作用1.建立时间(setup time)：建立时间是触发边沿到来之前，数据必须保持稳定的最短时间。

如果数据在触发边沿之前没有稳定下来，就会导致数据错误。

因此，建立时间是保证数据正确传输的重要参数。

2.保持时间(hold time)：保持时间是触发边沿到来之后，数据必须保持稳定的最短时间。

如果数据在触发边沿之后发生改变，同样会导致数据错误。

因此，保持时间也是保证数据正确传输的重要参数。

3.时钟周期(clock period)：时钟周期是时钟信号的一个完整周期，即从上升边沿到下一个上升边沿的时间。

它是数字电路中所有操作的基础，决定了电路的工作速度。

三、如何调整C12时序参数调整C12时序参数主要通过改变时钟周期来实现。

一般来说，可以通过以下几种方法来调整时钟周期：1.改变时钟源的频率：通过更换更高或更低频率的时钟源，可以改变时钟周期。

2.调整分频系数：在具有分频功能的时钟源中，可以通过调整分频系数来改变时钟周期。

3.插入缓冲器：在时钟线路上插入缓冲器可以改变时钟信号的传播延迟，从而调整时钟周期。

四、C12时序参数的优化建议1.根据实际需求合理选择建立时间和保持时间：在满足时序要求的前提下，过长的建立时间和保持时间会导致资源浪费和功耗增加。

因此，需要根据实际需求进行合理选择。

2.优化时钟源和分频系数：选择合适的时钟源和分频系数可以有效地降低功耗和提高电路性能。

同时，需要注意避免时钟源和分频系数的配置不当导致的时序问题。

3.优化时钟网络：合理的时钟网络设计可以减小时钟信号的传播延迟，从而减小建立时间和保持时间的压力。

可以通过优化时钟网络的布局、布线、缓冲器插入等方式来实现。

建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？建立时间（Setup Time）是指触发器的时钟信号上升沿到来之前，数据保持稳定不变的时间。

输入信号应该提前时钟上升沿（如上升沿有效）T su 时间到达芯片，这个 T su 就是建立时间。

如果不满足建立时间要求，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器，或者说，该数据就会被永久“跳过”而未被“采样”。

举个例子：坐火车时需要提前到站检票安检，而不是一到火车站就可以乘坐，必须的提前到站的时间就是建立时间。

如果数据信号在时钟沿触发前的持续时间超过了建立时间 T su，那么这个时间间隔就叫做建立时间裕量。

保持时间（Hold Time）是指触发器的时钟信号上升沿到来之后，数据保持稳定不变的时间（数据保持不变以便能够稳定读取，如果保持时间不满足的话，那么数据便不能被有效读取并转换为输出）。

如果数据信号在时钟沿触发后的持续时间超过了保持时间T h，那么这个时间间隔就叫做保持时间裕量。

总结（Summary）：建立时间和保持时间这两个时序参数是测试芯片对输入信号和时钟信号之间的时间要求，也就是它们表征了时钟边沿触发前后数据需要在锁存器的输入持续时间，是芯片本身的特性。

其实，这期间其实还涉及到竞争冒险的问题，也就是毛刺，建立保持时间的存在即是触发器内部的特性又在屏蔽毛刺方面起到了一定的作用。

传播延迟（Propagation Delay）是指一个数字信号从器件（一般是DFF，符号表示为T cq）的输入端到输出端所需的时间。

一般在FPGA 中是指时钟上升沿之后延时T cq的时间，数据才到达寄存器Q 端。

区别于门传播延时：证明其对输入信号变化响应有多快，表示为信号通过该门所经历的时间，定义为输入信号和输出信号波形在50% 翻转点之间的时间。

组合逻辑延时（Combinational Logic Delay）是指两级寄存器之间的输出端 Q 到输入端 D 之间的组合逻辑延时，符号表示为 T logic 。

建立时间和保持时间giltch1.jpg图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

如图1 。

数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

QUOTE:DC，建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。

保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。

因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。

QUOTE:1、setup time的意义：为什么Data需要在Clock到达之前到达？其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。

为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。

如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。

如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。

如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。

23、建立时间检查：建立时间余量=最小数据要求时间（建立）-最长数据到达时间☐寄存器-寄存器（Register-to-Register）路径检查–Clock Setup Slack = Data Required Time – Data Arrival Time–Data Arrival Time = Launch Edge + Clock Network Delay Source Register +μtco + Register-to-Register Delay–Data Required Time = Clock Arrival Time –μtsu – Setup Uncertainty–Clock Arrival Time = Latch Edge + Clock Network Delay to Destination Register☐输入引脚-寄存器（Pin-to-Register）路径检查–Clock Setup Slack Time = Data Required Time – Data Arrival Time–Data Arrival Time = Launch Edge + Clock Network Delay to Source Register + Input Maximum Delay of Pin + Pin-to-Register Delay–Data Required Time = Clock Arrival Time –μtsu–Clock Arrival Time = Latch Edge + Clock Network Delay to Destination Register☐寄存器-输出引脚（Register-to-Pin）路径检查–Clock Setup Slack Time = Data Required Time – Data Arrival Time–Data Arrival Time = Launch Edge + Clock Network Delay to Source Register + μtco + Register-to-Pin Delay–Data Required Time = Clock Arrival Time –Output Maximum Delay of Pin–Clock Arrival Time = Latch Edge + Clock Network Delay to Destination Register☐第一组公式可以归纳如下：–Clock Setup Slack Time = Data Required Time – Data Arrival Time–Data Arrival Time = 时钟到达前级寄存器的时刻+ 前级寄存器时钟到后级寄存器数据输入的延迟。

建立时间和保持时间关系详解图 1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

如图1 。

数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

PLD/FPGA 开发软件可以自动计算两个相关输入的建立和保持时间。

个人理解：1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。

2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。

关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1 的建立时间最大为T1max，最小为T1min 。

组合逻辑电路最大延迟为T2max，最小为T2min 。

问：触发器D2 的建立时间T3 和保持时间T4 应满足什么条件？分析：Tffpd ：触发器输出的响应时间，也就是触发器的输出在clk 时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。

Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。

保持时间容限：保持时间容限也要求大于等于0。

由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup ，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup ≥0，可以得到触发器D2 的Tsetup≤Tclk-Tffpd(max)-Tcomb(max) ，由于题目没有考虑Tffpd ，所以我们认为Tffpd ＝0，于是得到Tsetup≤T-T2max。

这几天经常看到有关数字电路中建立时间（setup time）、保持时间（holdup time）以及延迟时间（delay）的讨论。

自己也高不清楚，查了相关的资料，总算了解了一些。

首先：建立时间和保持时间都是器件要求的特性。

其中建立时间是器件输入端在时钟信号有效沿到来前，要求输入信号稳定不变的时间。

保持时间是器件输入端要求输入信号在时钟信号有效沿到来后保持稳定不变的时间。

如果输入信号不满足建立时间和保持时间的要求，就可能导致数据锁存错误。

延迟时间是器件本身或布线的物理特性，其含义是信号从器件或布线经过所需的时间。

这里主要讨论器件的延迟时间。

通常器件的延迟时间由两部分组成。

一个是触发器输出响应时间（tffpd）。

可以理解为触发器输出在clk有效沿到来后的时间内发生变化, 之后稳定，也可以理解输出延迟。

另一个触发器输出的变化经过组合逻辑元件所需的附加时间，一般是组合逻辑延迟（tcomb）。

如下图所示：再来解释两个概念：建立时间容限和保持时间容限。

所谓建立时间容限是指器件允许的安全的建立时间长度范围。

同样保持时间也就是器件允许的安全的保持时间长度范围。

一般来说建立时间容限和保持时间容限都大于等于0。

根据这个要求，如上图所示，就有以下约束：tclk = tffpd + tcomb + 建立时间容限 + tsetup所以建立时间容限 = tclk - tffpd(max) - tcomb(max) - tsetup >=0tsetup <= tclk - tffpd (max)- tcomb(max)再来看保持时间容限首先对于数据接收端来说，任何时钟沿采样的数据，都是发送端前一时钟周期发送的数据。

发送端可能每个时钟周期都要发送数据，那么对于接收端来说，任何一个时钟沿后一段时间，数据线上的数据都会被发送端第二次发送的数据改变，所以保持时间容限其实是由于下一个时钟节拍上的数据引起的。

有效数据在tffpd + tcomb之后到达触发器，如果tholdup > tffpd + tcomb，则下一个有效数据到达后，tholdup仍然没结束，但前一个数据已经被破坏，所以必须tholdup <= tffpd + tcomb。

PrimeTime使⽤说明（中⽂）摘要：本⽂介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和形式验证（Formal Verification）的⼀般⽅法和流程。

这两项技术提⾼了时序分析和验证的速度，在⼀定程度上缩短了数字电路设计的周期。

本⽂使⽤Synopsys 公司的PrimeTime进⾏静态时序分析，⽤Formality进⾏形式验证。

由于它们都是基于Tcl（Tool Command Language）的⼯具，本⽂对Tcl也作了简单的介绍。

关键词：静态时序分析形式验证 PrimeTime Formality Tcl⽬录第⼀章绪论 (1)1.1 静态时序分析1.2 时序验证技术第⼆章PrimeTime简介 (3)2.1 PrimeTime的特点和功能2.2 PrimeTime进⾏时序分析的流程2.3 静态时序分析中所使⽤的例⼦2.4 PrimeTime的⽤户界⾯第三章Tcl与pt_shell的使⽤ (6)3.1 Tcl中的变量3.2 命令的嵌套3.3 ⽂本的引⽤3.4 PrimeTime中的对象3.4.1 对象的概念3.4.2 在PrimeTime中使⽤对象3.4.3 针对collection的操作3.5 属性3.6 查看命令第四章静态时序分析前的准备⼯作 (12)4.1 编译时序模型4.1.1 编译Stamp Model4.1.2 编译快速时序模型4.2 设置查找路径和链接路径4.3 读⼊设计⽂件4.4 链接4.5 设置操作条件和线上负载4.6 设置基本的时序约束4.6.1 对有关时钟的参数进⾏设置4.6.2 设置时钟－门校验4.6.3 查看对该设计所作的设置4.7 检查所设置的约束以及该设计的结构第五章静态时序分析 (18)5.1 设置端⼝延迟并检验时序5.2 保存以上的设置5.3 基本分析5.4 ⽣成path timing report5.5 设置时序中的例外5.6 再次进⾏分析第六章 Formality简介 (22)6.1 Formality的基本特点6.2 Formality在数字设计过程中的应⽤6.3 Formality的功能6.4 验证流程第七章形式验证 (27)7.1 fm_shell命令7.2 ⼀些基本概念7.2.1 Reference Design和Implementation Design 7.2.2 container7.3 读⼊共享技术库7.4 设置Reference Design7.5 设置Implementation Design7.6 保存及恢复所作的设置7.7 验证第⼋章对验证失败的设计进⾏Debug (32)8.1 查看不匹配点的详细信息8.2 诊断程序8.3 逻辑锥8.3.1 逻辑锥的概念8.3.2 查看不匹配点的逻辑锥8.3.3 使⽤逻辑锥来Debug8.3.4 通过逻辑值来分析第⼀章绪论我们知道，集成电路已经进⼊到了VLSI和ULSI的时代，电路的规模迅速上升到了⼏⼗万门以⾄⼏百万门。

【关键字】分析一、时序分析术语1.时序分析的基本模型时序分析是FPGA的重中之重。

开始之前请记住时序分析的基本模型为经过寄存器R1的传输延时为经过组合逻辑的传输延时为R2本身的建立时间；（clock slew）为时钟到R1和R2的偏差unch edge 和Latch edgeLaunch edge 和Latch edge分别是时序分析的起点和终点。

需要指出的是Latch edge时间=Launch edge时间+期望系统周期时间3.Data Arrival Time和Data Required Time这两项时间是TimeQuest时序分析的基础，所有的和都是根据这两项时间来决定的。

●●需要注意的是Data Arrival Time和Data Required Time在分析不同的时序节点时，计算的公式有所差别。

4.建立时间余量Clock Setup Slack建立关系是指寄存器R1发送的数据在下一次更新（更换）之前，寄存器R2可用最短时间去锁存数据建立时间余量是指从Launch edge经过一些列延迟数据输出稳定后到Latch edge 的长度。

●Internal Register-to-Register pathsData Arrival Time = Launch Edge + Clock Network Delay to Source Register tCO + Register-to-Register DelayData Required Time = Latch Edge + Clock Network Delay to DestinationRegister – tSU – Setup Uncertainty●Input Port to Internal RegisterData Arrival Time = Launch Edge + Clock Network Delay Input MaximumDelay + Port-to-Register DelayData Required Time = Latch Edge + Clock Network Delay to DestinationRegister – tSU – Setup Uncertainty●Internal Register to Output PortData Arrival Time = Launch Edge + Clock Network Delay To Source Register tCO + Register-to-Port DelayData Required Time = Latch Edge + Clock Network Delay to Output Port –Output Maximum DelaytCO 指寄存器R1的自身特性tSU 指寄存器R2的自身特性如上图所示：Data Arrival Time = 启动沿时间+ Tclk1 + Tco + Tdata= 0ns + 3.2ns + 0.2ns + 0.6ns= 4nsData Required Time = 锁存沿时间+ Tclk2 - Tsu= 10ns + 2ns - 1.4ns= 10.6ns所以：Setup Slack = Data Required Time - Data Arrival Time= 10.6ns - 4ns= 6.6ns5.保持时间余量Clock Hold Slack保持时间余量是在两个节点（寄存器）之间，在分析保持关系的过程中“ 到底有多少剩时间可以提供给寄存器用来确保已存数据的稳定”。