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摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。
关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。
在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。
笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。
其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。
2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。
该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。
主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。
高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。
以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。
系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。
为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。
1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。
以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。
关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。
国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。
这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。
1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。
环测威官网：/阻抗控制技术在高速数字电路设计中非常重要，其中必须采用有效的方法来确保高速PCB 的优异性能。
PCB上高速电路传输线的阻抗计算及阻抗控制•传输线上的等效模型图1显示了传输线对PCB的等效影响，这是一种包括串联和多电容，电阻和电感（RLGC 模型）的结构。
串联电阻的典型值在0.25至0.55欧姆/英尺的范围内，并且多个电阻器的电阻值通常保持相当高。
随着PCB传输线中增加的寄生电阻，电容和电感，传输线上的总阻抗被称为特征阻抗（Z 0）。
在线直径大，线接近电源/接地或介电常数高的条件下，特征阻抗值相对较小。
图3示出了具有长度dz的传输线的等效模型，基于该模型，传输线的特征阻抗可以推导为公式：。
在这个公式中，L“传感线”是指传输线上每个单位长度的电感，而C是指传输线上每个单位长度的电容。
环测威官网：/在上面的公式中，Z 0表示阻抗（欧姆），W表示线的宽度（英寸），T表示线的粗细（英寸），H表示到地面的距离（英寸），是指衬底的相对介电常数，t PD是指延迟时间（ps / inch）。
•传输线的阻抗控制布局规则基于上述分析，阻抗和信号的单位延迟与信号频率无关，但与电路板结构，电路板材料的相对介电常数和布线的物理属性有关。
这一结论对于理解高速PCB和高速PCB设计非常重要。
而且，外层信号传输线的传输速度比内层传输速度快得多，因此关键线布局的排列必须考虑这些因素。
阻抗控制是实现信号传输的重要前提。
但是，根据传输线的电路板结构和阻抗计算公式，阻抗仅取决于PCB材料和PCB层结构，同一线路的线宽和布线特性不变。
因此，线路的阻抗在PCB的不同层上不会改变，这在高速电路设计中是不允许的。
本文设计了一种高密度高速PCB，板上大多数信号都有阻抗要求。
例如，CPCI信号线的阻抗应为650欧姆，差分信号为100欧姆，其他信号均为50欧姆。
根据PCB布线空间，必须使用至少十层布线，并确定16层PCB设计方案。
由于电路板的整体厚度不能超过2mm，因此在堆叠方面存在一些困难，需要考虑以下问题：1）。
高速PCB设计新手入门及进阶教程（上）高速PCB设计指南之一----PCB布局，布线，高速设计第一篇PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。
一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。
并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
PCB阻抗匹配总结网名：chinawei97qq: 1219658831做硬件工程师好几年，有最初的不做阻抗，到后面认为做阻抗是PCB厂家的事情，导致设计的pcb交给pcb厂家后重新修改修改布线，影响项目进度，下面把总结写在后面，以面再犯同样的错误。
做4层板，正片工艺，这样就对做半孔工艺带来加工不方便，半孔工艺会带来价格的增加，单价增加0.05元/cm21.6mm厚度的4层PCB板加工，建议做阻抗设计的时候按照1.5mm厚度进行设计，剩下0.1mm厚度留给工厂作为其他工艺要求用（后制诚厚度，绿油、丝印等）。
（1）满足我们TOP层及BOTTOM层5mil线宽单端阻抗控制为55ohm，见附图一；（2）满足差分线阻抗为100ohm，见附图二附图二一般是通过调整层与层之间的填充（如FR-4）的厚度来满足整个板厚及阻抗控制（单端阻抗与填充厚度及导线宽度有关）的要求。
0.5OZ的铜相当于1.2mil ，1OZ的铜相当于1.9mil 。
4层板来说，第一、第二层的厚度和第三、第四层的厚度相同，这样平衡对称有利用PCB板加工和使用，放置翘板。
采用了外层1.7mil 内层1.4mil 的填充工艺。
采用外层1OZ,内存0.5OZ 的工艺。
附图一中H1为第一层、第二层的间距为3MIL 这样第三层、第四层也为3MIL; 整板厚度为1.6mm，取1.5mm 等于 60mil 。
叠层设计的厚度为：1.7＋1.7＋1.4＋1.4＋3＋3＋47.8,大致设计以后可以参考candece下面的计算，见附图三。
具体阻抗要求还是以工厂为准。
附图三差分阻抗比单端阻抗还要多一个影响参数间距，和要设置Coupling Type 对线的类型，参考附图二的trace separation 中S1 参数为 6.5mil ，allegro 计算如附图四。
附图四总结：线径越窄、电源/地越远、隔离层的阶电常数越低，特征阻抗就越大。
（1） 在相条件下，在同一个层面，阻抗值（单端、差分）和线宽成反比；（2） 在相条件下，在同一个层面，差分阻抗值和间距成正比；（3） 在相条件下，阻抗和板厚成反比；（4） allergro 计算阻抗相对于Polar Si8000 这样的专业软件还是误差比较大，由于PCB的各个厂家工艺水平的不一样，计算出来的阻抗值有一定误差。
pcb制作过程中阻抗的调整方法在PCB制作过程中，阻抗的调整是非常重要的一步。
阻抗是指电路中电流和电压之间的比值，是电路中的重要参数之一。
如果阻抗调整不好，就会导致信号的失真和干扰，从而影响电路的性能。
那么，在PCB制作过程中，如何进行阻抗的调整呢？下面我们来详细介绍一下。
一、了解阻抗的基本概念在进行阻抗调整之前，首先需要了解阻抗的基本概念和特性。
阻抗是指电路中电流和电压之间的比值，通常用欧姆（Ω）表示。
在PCB设计中，阻抗主要分为传输线阻抗和全局阻抗两种。
传输线阻抗是指在高速信号传输线上的阻抗，通常是50Ω或75Ω。
全局阻抗是指PCB的整体阻抗，主要是指电源、地面和信号层之间的阻抗匹配。
二、确定阻抗规格在进行阻抗调整之前，需要先确定阻抗规格。
这需要根据电路板的设计要求和信号传输的速度来确定。
一般来说，高速信号需要更严格的阻抗控制，而低速信号则可以放宽要求。
在确定阻抗规格时，需要考虑以下几个方面：1. PCB板材的介电常数和厚度；2. 信号层的线宽和线距；3. 信号层之间的层间距离；4. 电路板的尺寸和形状。
根据以上要素计算出所需的阻抗，然后设定合适的阻抗规格。
三、调整阻抗在确定阻抗规格后，就可以进行阻抗调整了。
阻抗调整的方法主要有以下几种：1. 改变PCB板材的厚度和介电常数，以达到所需要的阻抗值；2. 改变信号层的线宽和线距，以调整阻抗值；3. 增加或减少地面层的铜箔，以达到所需要的阻抗值；4. 在信号线的两侧增加贴片电容，以降低阻抗；5. 在信号线和地面层之间加入分布式电容，以降低阻抗。
需要注意的是，以上方法并不是每种情况都适用。
在具体操作时，需要根据具体情况进行选择和调整。
四、验证阻抗在进行阻抗调整后，需要进行阻抗验证。
验证阻抗的方法主要有两种：1. 使用阻抗测试仪进行测试，以检查阻抗是否符合设计要求；2. 在实际测试中，通过观察信号波形和频谱图等方法来验证阻抗。
需要注意的是，阻抗的验证需要在PCB制作过程中的不同阶段进行，以确保阻抗的准确性和稳定性。
PCB设计之阻抗控制的走线细节举例1.走线的宽度和间距：走线的宽度和间距会直接影响走线的阻抗。
通常情况下，走线的宽度越宽，阻抗越低。
为了控制阻抗，可以在设计软件中使用特定的规则来指定走线的宽度和间距。
例如，对于常见的50欧姆的阻抗控制要求，可以将规则设置为适当的走线宽度和间距。
2.层数的选择：在高速信号传输中，层数的选择也会影响阻抗。
较高的层数可提供更多的走线空间，有助于降低阻抗。
因此，为了阻抗控制，可以选择适当的层数。
在多层PCB设计中，内层走线的间距和宽度也需要综合考虑，以保持阻抗的一致性。
3.地平面的设计：在PCB设计中，地平面的设计是控制阻抗的关键。
地平面应尽可能地平整，并且与走线保持一定的距离。
这样可以减少地平面与走线之间的互电容和互电感，从而提高阻抗的一致性。
为了实现这一点，可以在地平面上设置一些小孔，用于连接不同地层，从而提高地层的连贯性。
4.走线的形状和拐角：走线的形状和拐角也会影响阻抗。
通常情况下，直线和圆弧形的走线对阻抗控制较好，而直角拐弯较差。
在需要进行90度拐角的情况下，可以使用斜角拐弯来减小阻抗的变化。
此外，走线的形状和转角也会对电磁兼容性（EMC）产生影响，在设计时需要综合考虑。
5.信号层和电源/地层的分离：为了阻抗控制，信号层和电源/地层应尽可能地分离。
这样可以减少信号层与电源/地层之间的互电容和互电感，从而提高阻抗的一致性。
在多层PCB设计中，可以选择在信号层之间插入电源/地层，建立一个电源平面或地平面来提供均匀的分布。
6.终端匹配：终端匹配是一种常用的阻抗控制技术。
通过在信号线的起始和终止位置添加合适的电阻、电容等元件，可以达到匹配信号线的阻抗。
例如，可以在信号线的终止位置添加电阻，以匹配信号线和负载之间的阻抗。
终端匹配可以在设计中通过网络分析软件来实现。
综上所述，PCB设计中的走线细节对于阻抗控制至关重要。
通过选择适当的走线宽度和间距、层数、设计合理的地平面、走线的形状和拐角以及合理的终端匹配，可以实现阻抗的一致性，提高信号传输的质量和稳定性。
高速PCB设计的基本常识(一)、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。
目前约50% 的设计的时钟频率超过50MHz,将近2020的设计主频超过12020z。
当系统工作在50MHz时,将产生传输线效应和信号的完整性问题；而当系统时钟达到12020z时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。
因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。
只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。
(二)、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ～50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说１／３),就称为高速电路。
实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。
因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间,如上升或下降时间。
信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。
反之,反射信号将在信号改变状态之后到达驱动端。
如果反射信号很强,叠加的波形就有可能会改变逻辑状态。
(三)、高速信号的确定上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间？一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定。
下图为信号上升时间和允许的布线长度(延时)的对应关系。
PCB 板上每单位英寸的延时为 0.167ns.。
但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。
在PCB（印刷电路板）设计中，器件的放置原则是至关重要的。
它直接影响到电路的性能、稳定性和可制造性。
以下是一些主要的PCB板器件放置原则：1. 功能原则：首先，应根据电路的功能需求来放置器件。
同一功能模块的器件应尽可能靠近，以减少信号线的长距离传输，降低信号损耗和干扰。
2. 热设计原则：功率器件如二极管、晶体管、集成电路等会产生大量的热量，如果不及时散热，可能会导致器件过热而损坏。
因此，这些器件应放置在PCB上易于散热的位置，如靠近边缘或顶部。
3. 电磁兼容性原则：高频、高速电路的器件应远离模拟电路和电源电路，以防止电磁干扰。
同时，电源线和地线应尽量宽，以减小电阻，降低电磁辐射。
4. 机械稳定性原则：较重的器件应放在PCB的底部，以防止因重力作用而移动或倾斜。
同时，器件之间的距离应适当，以便于安装和维修。
5. 信号完整性原则：高速信号线应尽可能短，且避免交叉。
同时，信号线应尽量避免经过大面积的铜箔区域，以减少阻抗不匹配和信号反射。
6. 可制造性原则：器件的尺寸和形状应适合PCB的制造工艺。
例如，过小的器件可能无法焊接，过大的器件可能会超出PCB的尺寸限制。
7. 电源和地线布局原则：电源和地线应尽量靠近，以减小电源噪声。
同时，电源线和地线应尽量宽，以减小电阻，降低电磁辐射。
8. 信号流向原则：在多层PCB设计中，信号流向应遵循“从上到下”或“从下到上”的原则，以减少信号线的长度和交叉。
9. 测试点布局原则：为了方便测试和调试，应在关键部位设置测试点。
测试点应尽量靠近器件，且易于访问。
10. 预留扩展空间原则：在设计PCB时，应预留一定的扩展空间，以便于后期的修改和升级。
以上就是PCB板器件放置的一些基本原则，但在实际设计中，还需要根据具体的电路特性和设计要求，灵活运用和调整这些原则。
allegro阻抗规则设置Allegro阻抗规则设置阻抗规则是电路设计中非常重要的一部分，它决定着电路的性能和稳定性。
在PCB设计中，使用阻抗规则可以确保信号的传输质量和信号完整性。
Allegro是一种常用的PCB设计软件，它提供了强大的阻抗规则设置功能。
本文将介绍如何使用Allegro来设置阻抗规则。
在打开Allegro软件后，我们需要创建一个新的设计文件。
然后，打开Design Constraints窗口，在其中选择阻抗规则选项。
在阻抗规则选项中，我们可以设置信号线的阻抗值、信号线的层次结构以及阻抗匹配的规则。
在设置阻抗值时，我们可以根据设计需求来确定。
一般来说，高速信号线的阻抗值会比较低，而低速信号线的阻抗值会比较高。
在设置阻抗值时，我们可以参考Allegro提供的阻抗值表，也可以根据具体的设计需求自行设置。
在设置信号线的层次结构时，我们需要考虑信号线的走线路径以及信号线的层次划分。
一般来说，信号线的走线路径越短，阻抗的控制就越容易。
在设置信号线的层次结构时，我们可以将信号线分配到不同的层次上，以实现更好的阻抗控制。
在设置阻抗匹配规则时，我们可以选择不同的匹配方式。
一种常用的阻抗匹配方式是使用差分信号线。
差分信号线可以提供更好的抗干扰能力和噪声抑制能力，因此在高速信号传输中被广泛使用。
在设置阻抗匹配规则时，我们可以选择差分信号线的阻抗匹配方式，并根据设计需求进行相应的设置。
除了上述的阻抗规则设置外，Allegro还提供了其他一些功能来帮助我们进行阻抗控制。
例如，Allegro可以自动计算信号线的阻抗值，并将其显示在PCB设计图中。
这样，我们可以根据实际情况对信号线的阻抗进行调整。
在使用Allegro设置阻抗规则时，我们还需要注意一些细节。
首先，我们需要保证PCB板材的参数与设置的阻抗规则相匹配。
其次，我们需要合理安排信号线的走线路径，避免过长的走线路径导致阻抗控制困难。
此外，我们还需要注意信号线的宽度和间距，以确保阻抗的控制精度。
rgmii pcb设计规则RGMII（Reduced Gigabit Media Independent Interface）是一种常用于以太网物理层接口的标准，用于将以太网MAC层与PHY层之间的数据传输。
在设计RGMII PCB时，需要遵循一些规则和准则，以确保电路板的性能和可靠性。
本文将介绍一些常见的RGMII PCB 设计规则。
1. 时钟信号布线规则：在RGMII接口中，时钟信号是非常重要的，因为它用于同步数据传输。
时钟信号应该被视为差分信号，严格控制时钟和信号线的长度，以保持信号的完整性。
时钟线应该尽量短，并使用相同的长度进行布线，以确保两个时钟边沿的到达时间一致。
2. 线长匹配规则：在RGMII接口中，数据和时钟线应该尽量匹配长度，以确保数据传输的稳定性。
在布线过程中，可以使用层间交叉和微调来调整线长，以确保所有信号线的长度相等或非常接近。
3. 差分对布局规则：在RGMII接口中，数据线和时钟线都是差分信号对。
为了减少信号的串扰和噪声干扰，应将差分信号对保持在一起，并且在布局时应遵循相同的规则。
同时，差分对之间应保持足够的间距，以避免相互之间的干扰。
4. 地线布局规则：在RGMII接口中，地线的布局非常重要。
地线应该尽量短，而且应该与信号线和时钟线保持相等的长度。
地线需要提供充足的回流路径，以确保信号的可靠传输和抑制噪声。
5. 终端电阻规则：在RGMII接口中，终端电阻的布置和选择对信号完整性至关重要。
终端电阻应与信号线和时钟线匹配，并且应正确选择阻值。
通常，常用的终端电阻阻值为50欧姆。
6. 层间堆叠规则：在RGMII PCB设计中，可以使用多层布线来优化信号传输和阻抗控制。
可以将信号线和电源线放置在内层，地线放置在外层，以提供良好的屏蔽和抗干扰能力。
7. 电源和地平面规则：在RGMII PCB设计中，应提供充足的电源和地平面，以确保信号的稳定性和抗干扰能力。
电源和地平面应铺设整个电路板，并使用足够的电源和地连接。
探析高速PCB设计中不同频率电路的阻抗匹配及途径摘要：在能量传输过程中，最常见是阻抗匹配。
进行数据传输的线路阻抗需要在数值上与负载阻抗基本一致，由此在传输过程中阻止反射作用的发生，此时主要由负载吸收产生的一切能量。
否则，预示着能量在传输中发生了损失。
高速PCB 设计工作中，信号的质量好坏直接与阻抗匹配相关。
本文以高速 PCB 设计中存在的阻抗匹配问题为研究对象，通过分析高速 PCB 阻抗的产生原理，分别介绍了高频电路、低频电路中阻抗匹配的原则，论述了阻抗匹配常采用的串联或者并联电阻的手段。
最后，以具体实例分析了高频电路中阻抗匹配时选用串联或者并联匹配需要注意的适用原则，即串联匹配要靠近源端，而并联匹配则需要靠近负载。
关键词：高速PCB；阻抗匹配；频率一、阻抗匹配产生首先，选择直流电压源中负载方面的内容。
任意电压器件内部都会存在内阻因素，所以在实际工作中常把电压源看作为一个理想的电压源串联一个电阻r的组合样式。
电压源的负载电阻定为R，电动势定义为U，电源的内阻定义为r，在此基础上就可以运算获得电阻R上通过的电流值，即I=U/（R+r）。
当电源的负载电阻R值变小时，其输出电流变大。
负载R上的电压可以表示为UO=IR=U[1+（R/ r）]。
可以得出，如果负载电阻R变大，那么其输出电压值UO就会变高。
那么，电阻R上消耗的功率为：对于已经给定的信号源，其内阻r是固定的，其负载电阻R可以根据需要自行选择。
（R-r）（R-r）/R中，如果R=r，（R-r）（R-r）/R能够获得最小值0，此时负载电阻R获得的最大输出功率为Pmax=UU/（4r）。
换句话说，在数值上，如果负载电阻和信号源内阻基本一致，那么在此负载上可以得到最大的输出功率。
上述结论在低频电路与高频电路中一样可以应用。
二、不同频率电路中的阻抗匹配2.1低频电路中的阻抗匹配处于低频电路时，通常不会对传输线互相匹配问题考虑过多，一般只权衡负载和信号源间的实际情况。
高速PCB设计中的阻抗匹配阻抗匹配阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了。
反之则在传输中有能量损失。
在高速PCB设计中，阻抗的匹配与否关系到信号的质量优劣。
PCB走线什么时候需要做阻抗匹配？不主要看频率，而关键是看信号的边沿陡峭程度，即信号的上升/下降时间，一般认为如果信号的上升/下降时间（按10%～90%计）小于6倍导线延时，就是高速信号，必须注意阻抗匹配的问题。
导线延时一般取值为150ps/inch。
特征阻抗信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间阻抗。
由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。
特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。
特征阻抗与PCB导线所在的板层、PCB所用的材质（介电常数）、走线宽度、导线与平面的距离等因素有关，与走线长度无关。
特征阻抗可以使用软件计算。
高速PCB布线中，一般把数字信号的走线阻抗设计为50欧姆，这是个大约的数字。
一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线（差分）为100欧姆。
常见阻抗匹配的方式1、串联终端匹配在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。
匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。
常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。
因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。
链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。
串联匹配是最常用的终端匹配方法。
为使产品达到EMI辐射标准，往往需要给系统增添一些复杂的滤波器、屏蔽密封材料和其他一些昂贵的元器件。
由于电磁相互作用的本质相当复杂，因而确定EMI辐射究竟是从什么地方泄漏出去的非常困难，所以降低EMI辐射常常被认为是“魔术”，因此我们常盲目地使用一些单凭经验的解决办法。
然而那些单凭经验的解决办法是根据以前的技术发展起来的，不一定适用于当今的设计实践。
不添加任何元器件往往不可能降低系统的辐射干扰，但如果仔细分析系统内部某些值得注意的信号，就可以减少需要添加的元器件，从而降低系统的制造成本。
共模电流和EMI辐射EMI辐射主要由共模电流引起。
所谓共模电流主要是指那些在意料不到的地点所出现的电流。
共模电流与附近的输入/输出电缆或其他没有很好屏蔽的导体耦合，从而引起了辐射。
共模电流常由各种不同的设计缺陷而造成。
PC线路板上的走线路径（trace）是为了让所有返回的电流通过线路板的参考平面（通常是电源平面或者地平面）中的走线路径直接返回。
然而并非所有的返回电流都能够直接经过信号走线返回。
因为试图找到电感最小的返回路径，返回的电流会蔓延到整个平面上。
大部分返回电流将经过设计的走线返回，但并非全部电流都会通过规定的走线返回，从而导致部分电流在那些从未想到的不该出现的地方出现了。
线路板的布局设计对高速信号来说常常不是最佳的。
例如高速时钟的布线路径越过线路板参考平面的断面（如电源平面中的连接不同直流电源的供电线路部分）时，返回电流一定会找到某些其他的路径流回电源。
即使在越过电源平面的裂口处放上电容器，由于电容器、必要的通孔、衬垫等的附加电感，也会使返回电流中的高频率成分不仅仅局限于信号布线的走线中。
另外一个常见的问题是当高频信号线路的布线经过信号通孔连接到线路板的不同层面时发生的。
此时返回电流一定会越过一个层面流到另外一个层面（可能通过电容耦合、附加电感、通孔等），电流返回电源的路径常常出人意料。
虽然产生共模电流的原因多种多样，并且很难预测，但是所有的共模电流都来自有意义的信号电流，这一点是100%正确的。
高速PCB设计中终端匹配电阻的放置胡为东1（西安电子科技大学电子工程学院西安 710071）摘要：本文简要的总结了在高速数字设计中串联终端匹配和并联终端匹配的优缺点，并对这两种匹配方式的终端匹配电阻处于不同位置时的匹配效果做了相应的仿真和深入的分析，得出了串联终端匹配电阻对位置的要求没有终端匹配电阻严格这一结论，给出了一些关于终端匹配电阻摆放位置的建议。
为在PCB设计中如何放置终端匹配电阻提供了理论和实践上的指导。
关键词：并联终端匹配串联终端匹配放置Termination Placement in High-SpeedPCB DesignHU Wei-dong(Electronic Engineering of Xidian University . Xi’an 710071)Abstract: This paper gives the advantages and disadvantages of the parallel and series termination in high-speed digital design. Proper simulation and deep analysis are done as terminations are located in different points. A conclusion is got that series terminated circuits are much less affected by placement compromises than parallel terminated circuits , and some suggestions are made on where termination should be located. A theoretic and practical direction is given on how to place the termination in high-speed PCB design.key words: Parallel Termination Series Termination Placement1胡为东，男，1979年11月出生，西安电子科技大学硕士研究生。
主要研究方向：高速板卡和高速PCB设计及仿真、信号完整性及电源完整性分析。
图1a 并联终端匹配电阻的放置1引言随着半导体工艺的快速发展，信号上升时间愈来愈短，导致信号完整性问题日益突出；另外，器件小型化趋势也日益明显，电路板的面积也越来越小，因此对PCB 板的布局要求也日益严格。
这就要求高速PCB 设计工程师严格的去考虑各种器件的放置问题，包括滤波电容、匹配电阻等，在提高系统的信号完整性的同时节省印制板面积。
本文利用Mentor 公司的Hyperlynx 仿真软件对简单并联终端匹配和串联终端匹配方式进行了仿真和分析，研究不同位置的匹配电阻对信号质量的影响。
2 并联终端匹配和串联终端匹配的优缺点在高速数字设计中，电阻常被用来对传输线进行阻抗匹配，以消除传输线上的反射。
最典型简单的匹配方式有两种：简单并联终端匹配和串联终端匹配。
简单并联终端匹配电阻与具有极高输入阻抗的接收端并联，并且接地或者电源，以消除接收端的反射，优缺点是能够比较精确的选择匹配电阻的阻值但是将消耗直流功率功耗。
串联源端匹配电阻与小输出阻抗的驱动器串联，以吸收接收端反射回来的信号，此方式的优缺点是不消耗功率但是由于许多驱动器都是非线性的，如TTL 器件，其输出阻抗随着器件逻辑状态的变化而变化，从而导致匹配电阻的阻值难以确定。
故在要求低功耗的数字设计中，串联终端匹配方式更常用；并联终端匹配方式更多的使用在模拟电路设计中，以牺牲功耗来满足其高精度的要求。
本文将总结出串联终端匹配方式的另一优点即其匹配电阻在PCB 板中对位置的要求没有简单并联终端匹配方式严格。
3匹配电阻位置的变化对信号波形的影响3.1并联终端匹配情况－匹配电阻位于接收端之前如图1a 所示，我们构建了三组终端匹配的结构。
第一组结构中终端匹配电阻直接与接收器相连（理想状态，图1a 上）；第二组结构中终端匹配电阻位于距离终端0.5in.处（图1a 中），即有0.5in.的传输线没有被匹配；第三组结构中终端匹配电阻位于终端1in.处（图1a 下）。
驱动器和接收器模型选用Hyperlynx7.0自带的简易IBIS 模型：CMOS ，3.3V ，FAST （该模型驱动波形的上升时间约为1.5ns ）。
传输线特征阻抗为92.9欧姆，传输线总长为20in.（约为0.5m 左右），总的延迟时间为2.975ns ，线宽为6mil 。
驱动信号的频率为100MHZ ，图1b 仿真波形图2a 终端匹配电阻位于接收器之后图1b 为使用Hyperlynx7.0仿真工具得到的仿真波形，如图所示，有明显延迟的三组波形为接收端波形，其中幅值最低的为匹配电阻位于理想状态时的波形；幅值最高的为匹配电阻位于接收端前1in.处的波形；中间的为匹配电阻位于接收端前0.5in.处的波形。
测得三种情况下接收端电平最大幅值分别为3.4V ，3.7V ，4.1V 。
从图1b 和表1中可以看出终端匹配电阻与接收端之间的距离每增加100mil ，信号过冲就将增加几十毫伏，可见，改变终端匹配电阻的位置的确会给信号质量带来很大的影响，原因是如果匹配电阻距离接收器很远，将有一段可被视为传输线的PCB 连线得不到应有的阻抗匹配，从而导致信号在接收端产生反射现象，反射到驱动端的信号将再次反射回接收端，这样就会大大降低了接收端信号的质量。
因此在高速PCB 设计中应设法使得这样一个分支长不超过100mil 。
表1并联终端匹配电阻位于接收端不同位置时测得的接收端信号最高电压值距离终端（mil ）1002003004005006007008009001000电压幅度（mv ）3440348735433617369237873865390839533967电压变化V(i+1)-V(i)404756747595784345143.2 并联终端匹配情况－匹配电阻位于接收端之后当然在具体的PCB 设计中，由于种种原因设计者也许无法将终端匹配电阻放置在接收端之前，那么只能将其放置在接收端之后。
在图2a 中，上半部分为终端匹配电阻位于理想位置的情形（即直接与接收器相连），下半部分为终端匹配电阻位于接收器之后的情形，匹配电阻与接收器之间有一段1in.长的传输线。
图2b 为图2a 对应的仿真波形，可见，在匹配电阻位于接收器之后时，接收端的波形非常接近匹配电阻位于理想位置的波形，只是波形的延迟更大，经测量得到这个延迟近似等于这个电阻与接收器之间的传输线的延迟。
因此可以得出结论，将终端匹配电阻放置在传输线之后几乎不会影响其匹配效果。
在实际的PCB 设计中，完全可以采取这种做法以尽可能的使匹配电阻的位置接近理想的状态，这是一种很好的选择。
3.3 串联终端匹配情况图3a 构建了三种源端匹配结构，类似于终端匹配的情形，这三种结构分别为匹配电阻直接与接收器相连（理想情况）；与接收器相距0.5in.；与接收器相距1in.。
图3b 为图3a图2b 仿真波形相对应的仿真波形。
从波形中可以看出，三种情况下的仿真波形变化不是太大，远没有终图3a 串联匹配电阻的放置图3b仿真波形端匹配那样剧烈。
测得三种情况下接收端电平最大幅值分别为：3.256V，3.266V，3.366V。
从下表2也可以非常明显的看出源端匹配电阻的位置变化并不会给信号质量带来很大的影响。
表2串联终端匹配电阻位于驱动端不同位置时测得的接收端信号最高电压值1002003004005006007008009001000距离终端（mil）3255325432553256326632813298331933433366电压幅度（mv）-1-111101517212423电压变化V(i+1)－V(i)从前面的分析可知，串联终端匹配电阻主要用于吸收从接收端反射回来的信号，由于接收端输入阻抗很大，可以视为开路，所以信号到达接收端时将产生全反射，反射回的信号能量大部分将被驱动端的匹配电阻和驱动器吸收，因而从驱动端二次反射回来的能量很少，故串联终端匹配电阻适当的远离接收端放置，不会严重的影响接收端的信号质量。
但对于并联终端匹配来说，如果匹配电阻远离接收端放置，接收端之前将有一段传输线得不到匹配，而且驱动端没有串联终端电阻不会吸收掉从接收端全反射回来的能量，因而信号将来回反射，使得接收端信号的质量大大降低。
这是串联终端匹配电阻对位置的要求没有并联终端匹配要求严格的部分原因。
4结论通过上文对并联终端匹配电阻和串联终端匹配电阻处于不同位置情形的仿真和分析研究，可以得出结论即串联终端匹配电阻对位置的要求没有并联终端匹配电阻严格，也就是在实际的PCB设计中，可以适当的将串联终端匹配电阻远离驱动器放置而不必担心这样做会给系统的信号完整性带来很大的问题。
另外，仿真结果显示使用并联终端匹配方式时将匹配电阻放置在驱动器之后也不会对信号波形产生很大的影响。
参考文献[1] Doug Brooks. Termination Placement in PCB. Design. Mentor Graphics CorporationTechnical Paper Series,2002[2] Knack, Kella. Debunking High-Speed PCB Design Myths. ASIC & EDA[M] . Los Altos :James C. Uh1 , July 1993.。
