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第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。
状态转换图如图A6.3【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图A6.7。
\我们在进行数据转换的时候经常会用到74LS164,74LS165，在单片机课程和数字电子基础里都可以看到，这两个芯片是思绪上要形成互补的思想，一个是串入并出，另外一个是并入串出！一下两个例题用到的是单片机的串行线，TXD（发送标志是TI）和RXD（接收标志是RI）串行数据转换为并行数据（74ls164串入并出）/* 名称：串行数据转换为并行数据说明：串行数据由RXD发送给串并转换芯片74164，TXD则用于输出移位时钟脉冲，74164将串行输入的1字节转换为并行数据，并将转换的数据通过8只LED显示出来。
本例串口工作模式0，即移位寄存器I/O模式。
TXD发送*/#include<reg51.h>#include<intrins.h>#define uchar unsigned char#define uint unsigned int//延时void DelayMS(uint ms){uchar i;while(ms--) for(i=0;i<120;i++);}//主程序void main(){uchar c=0x80;SCON=0x00; //串口模式0，即移位寄存器输入/输出方式TI=1;while(1){c=_crol_(c,1);SBUF=c;while(TI==0); //等待发送结束TI=0; //TI软件置位DelayMS(400);}}实验结果：1. 我们要送的数是0x80，串行方式0是移位寄存器输入输出方式。
2. _crol_（）在#include<intrins.h>里，是左移函数。
3. 把这数每一位放在C里，TXD进行发送，也就是产生移位脉冲。
4. 每来一次下降沿，数据就发送一次！并行数据转换为串行数据（并入串出74ls165）/* 名称：并行数据转换为串行数据说明：切换连接到并串转换芯片74LS165的拨码开关，该芯片将并行数据以串行方式发送到8051的RXD引脚，移位脉冲由TXD提供，显示在P0口。
数字集成电路设计一、引言数字集成电路设计是一个广泛且深入的领域，它涉及到多种基本元素和复杂系统的设计。
本文将深入探讨数字集成电路设计的主要方面，包括逻辑门设计、触发器设计、寄存器设计、计数器设计、移位器设计、比较器设计、译码器设计、编码器设计、存储器设计和数字系统集成。
二、逻辑门设计逻辑门是数字电路的基本组成单元，用于实现逻辑运算。
常见的逻辑门包括与门、或门、非门、与非门和或非门等。
在设计逻辑门时，需要考虑门的输入和输出电压阈值，以确保其正常工作和避免误操作。
三、触发器设计触发器是数字电路中用于存储二进制数的元件。
它有两个稳定状态，可以存储一位二进制数。
常见的触发器包括RS触发器、D触发器和JK触发器等。
在设计触发器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
四、寄存器设计寄存器是数字电路中用于存储多位二进制数的元件。
它由多个触发器组成，可以存储一组二进制数。
常见的寄存器包括移位寄存器和同步寄存器等。
在设计寄存器时，需要考虑其结构和时序特性，以确保其正常工作和实现预期的功能。
五、计数器设计计数器是数字电路中用于对事件进行计数的元件。
它可以对输入信号的脉冲个数进行计数，并输出计数值。
常见的计数器包括二进制计数器和十进制计数器等。
在设计计数器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
六、移位器设计移位器是数字电路中用于对二进制数进行移位的元件。
它可以对输入信号进行位移操作，并输出移位后的结果。
常见的移位器包括循环移位器和算术移位器等。
在设计移位器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
七、比较器设计比较器是数字电路中用于比较两个二进制数的元件。
它可以比较两个数的值，并输出比较结果。
常见的比较器包括并行比较器和串行比较器等。
在设计比较器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。
八、译码器设计译码器是数字电路中用于将二进制数转换为另一种形式的元件。
摘要当前，电子信息化高速发展，电子产品成了日常生活中必不可少的一部分。
移位寄存器在大部分电子产品中是必不可少的一部分。
本论文介绍了实现并行存取的四位移位寄存器的设计过程，从电路的构思到整个电路的完成以及其版图的设计都有一个详细的描述。
所设计的寄存器在时钟脉冲的控制下，实现数据的并行输入、并行输出，串行输入并行输出等功能。
整个设计过程全部在LINUX系统下用Cadence软件进行设计的，用Cadence软件进行电路设计并仿真。
最后,利用Cadence软件进行版图的设计,电气规则的检查和LVS的对比匹配验证。
关键词：寄存器；并行存取；版图AbstractAt present, the rapid development of electronic information technology, electronics has become an indispensable part of daily life. Most of the shift register in electronic products is essential. This paper describes the realization of access to the four parallel shift register the design process, from concept to the circuit as a whole circuit of its territory and the completion of the design has a detailed description. The design of the register under the control of the clock, the parallel data input, output parallel, serial input parallel output functions. The entire design process in LINUX system with Cadence software designed and was used Cadence software for circuit design and simulation. Finally, use Cadence software to design the territory, electrical inspection rules and LVS comparison of the match to verify.Key words:register; parallel access; territory目录引言 (1)1 设计要求 (1)2 电路构思及其理论 (1)2.1 设计思路 (1)2.2 设计构思的理论依据 (2)2.2.1 寄存器描述 (2)2.2.2 移位寄存器的特点和分类 (2)3 系统电路的设计及原理说明 (2)3.1 系统框图及说明 (2)3.2 电路设计说明 (3)3.3 关键器件介绍 (4)3.3.1 边沿D触发器 (5)3.3.2 3个二输入与非门构成的选择器 (6)4 仿真验证叙述及效果分析 (6)4.1 电路仿真 (6)4.2电路仿真结果分析 (6)5 工程设计 (7)5.1 Cadence软件介绍 (7)5.2 电路设计 (7)5.3 版图设计及验证 (8)5.3.1 版图设计 (8)5.3.2 版图验证 (9)6 调试测试分析 (10)7 结束语 (10)参考文献 (11)附录 (12)引言当今电子信息化的社会，电子产品在日常生活中随处可见。
目录1. 题目设计要求..................................................................2.系统的硬件设计..................................................................2.1系统采用的元器件..........................................................2.2器件选择..................................................................2.2.1 AT89C51概述及引脚功能..............................................2.2.2 74164的技术指标及工作原理..........................................3.系统硬件电路图设计..............................................................3.1振荡电路及复位电路设计....................................................3.2电路原理图................................................................ 4．系统的软件设计.................................................................4.1编程语言选择..............................................................4.2发送字符串模块设计........................................................4.4源代码....................................................................4.5编译结果..................................................................5.系统仿真调试 ...................................................................5.1仿真调试的过程............................................................5.2仿真调试的结果............................................................6.总结 ........................................................................... 7参考文献........................................................................1.题目设计要求用8051单片机的串行口外接串入并出的芯片74164扩展并行输出口，控制一组发光二极管，使发光二极管从下至上延时轮流显示。
4000 双3输入或非门加1输入反相器Y=/A+B+C；Z=/D。
4001 四2输入或非门Y=/A+B、4002、74HC4002 双4输入或非门Y=/A+B+C+D。
4006 18位串入串出静态移位寄存器由四组移位寄存器组成，其中由两组为4位，每组有一个输出端，由最高们引出，另两组为5位，每组有两个输出端，分别在最高位和次高位引出，这四组有公共时钟输入端，这四组均有公共输入端，每组均有一个数据D输入。
4007 双互补对加反相器4008 4位二进制超前进位全加器该电路包括4对二进制加数，还有一个最低位的进位输入端；输出包括4位和输出以及这4位数的进位输出端。
功能表4009、4010 门缓冲器/电平变换器用做缓冲器驱动或高到低逻辑摆幅变换，CMOS与TTL接口；双电源供电，且应VDD≥VCC,4009为反相缓冲器/变换器，Y=/A；4010为同相缓冲器/变换器，Y=A。
4011 四2输入与非门Y=/AB。
4012双4输入与非门Y=/ABCD。
4013 双D型触发器（带预置和清除端）功能表4014 8位串入/并入—串出移位寄存器同步静态移位寄存器；串入或串出的数据都要与时钟上升沿同步，才能进入寄存器中；寄存单元是带预置端的D型主从触发器；有三个输出端，分别设在第6、7、8位寄存器上。
功能表4015、74HC4015 双4位串入—并出移位寄存器每组都有一个时钟、清除和串入端；加在DS端上得数据在时钟脉冲上升沿的作用下向右移位。
功能表4016、74 HC4016 四双向模拟开关合何一个模拟输入端可以用做输出端，反之亦然；当然CTL为地电平时各开关截止，CTL为高电平时各开关导通。
4017、74 HC4017 十进制计数/分频器该器件是具有10个译码输出的5段约翰逊计数器；每个译码输出通常处于低电平，且在时钟脉冲由低到高的转换过程中依次进入高电平；每输出在高电平维持10个时钟周期中的1个时钟周期；输出10进入低电平后进位输出由低转到高，并能与时钟允许端连接成N级，74 HC4017的典型工作频率为30MHz。
74HC1648位串入并出移位寄存器产品说明书说明书发行履历：第 1 页共11 页74HC164是高速CMOS电路，管脚与低功耗肖特基TTL（LSTTL）系列兼容。
74HC164是8位的串入并出、边沿触发的移位寄存器，串入数据由DSA、DSB输入，在每个时钟CP的上升沿数据向右移一位，数据由DSA和DSB相与而成，且在上升沿到来之前已满足了建立时间。
低电平有效的复位信号将直接把寄存器清零而输出为低。
其主要特点如下：●较宽的工作电压：2～6V●相与的串行输入，直接的清零信号●输出能驱动10个LSTTL负载●封装型式：DIP14 / SOP142、功能框图及引脚说明2.4、功能说明h：时钟上升沿前建立起来的高电平电压L：低电平l：时钟上升沿前建立起来的低电平电压q：对应于时钟上升沿时，前面一个寄存器的状态↑：时钟上升沿3、电特性3.1、极限参数除非另有规定，T amb=25℃第 3 页共11 页3.3、电气特性除非另有规定，T amb=25℃第4 页共11 页第 5 页共11 页CCV CC=6.0V 35 85 - MHzV M=50%; V I=GND～VCC图1.时钟(CP)到输出端(Qn)的传输延时、时钟脉宽、输出传输时间和最大时钟频率V M=50%; V I=GND～VCC图2.主复位(MR)脉宽，主复位到输出端(Qn)的传输延时、主复位结束到时钟(CP)的响应时间第 6 页共11 页V M=50%; V I=GND～VCC图3. Dn输入前的数据建立时间和保持时间图4.测试开关时间的负载电路注：RT：终端电阻须与信号发生器的输出阻抗匹配CL：负载电容须包括夹具有探针电容第7 页共11 页第8 页共11 页4. 1、DIP14外形图与封装尺寸第9 页共11 页第10 页共11 页5.1、产品中有毒有害物质或元素的名称及含量第11 页共11 页。
移位寄存器实验心得(精品5篇)移位寄存器实验心得篇1以下是一篇移位寄存器实验心得：移位寄存器实验心得移位寄存器是数字电路中的一个基本组件，它可以在一个有限位的寄存器中存储数据，并可以通过移位操作将数据向左或向右移动。
在本次实验中，我们通过使用移位寄存器来实现一个简单的计数器，并通过对移位寄存器的操作来实现其他功能。
在实验中，我们首先使用了一个4位二进制移位寄存器来实现计数器。
我们通过输入不同的数值，并使用移位操作来控制计数器的计数方式。
通过观察实验结果，我们发现计数器的计数方式与我们所输入的数值和移位操作有关。
接着，我们使用移位寄存器来实现了一个简单的LED显示电路。
我们将移位寄存器中的数据通过一个数码管显示出来，从而实现了LED显示的功能。
在这个实验中，我们学习了如何将数字转换成二进制码，并将其存储在移位寄存器中，然后通过数码管将数据显示出来。
最后，我们使用移位寄存器来实现了一个简单的电子琴电路。
我们将移位寄存器中的数据通过一个电子琴模拟出来，从而实现了电子琴的功能。
在这个实验中，我们学习了如何将数字转换成二进制码，并将其存储在移位寄存器中，然后通过电子琴将数据模拟出来。
通过这次实验，我们不仅学习了移位寄存器的基本原理和操作方法，还加深了对数字电路的理解和认识。
同时，我们也学会了如何将理论知识与实际操作相结合，提高了我们的动手能力和解决问题的能力。
移位寄存器实验心得篇2在进行移位寄存器实验的过程中，我不仅对移位寄存器有了更深入的理解，还掌握了一些实际操作技巧。
以下是我对这次实验的心得体会。
首先，实验开始前，我对于移位寄存器的工作原理感到困惑。
但是在实验过程中，我逐渐明晰了其工作机制。
移位寄存器是一种具有存储功能的电子元件，可以将数据从高位移至低位或低位移至高位，从而实现数据的传递和存储。
这一过程让我对电子元件的工作原理有了更深入的了解。
在实验过程中，我遇到了一些问题，例如在编程时出现了错误。
但是，通过查阅相关资料和反复试验，我逐渐找到了解决问题的方法。
移位寄存器应用移位寄存器一个最普遍的应用，是数据传输过程中，串行接口和并行接口的转换。
这在许多并行传输一组比特数据的电路中很有用，因为它们常常也使用了在结构上更为简单的串行接口。
移位寄存器可以被用作一个简单的延迟电路。
许多双向移位寄存器可以在并行传输中作为堆栈的硬件实现方式。
串入并出形式的移位寄存器经常与微处理器连接，这样做的原因主要是需要的引脚数多于微处理器能够提供的数量。
通过使用移位寄存器，可以只依靠两三个引脚，而被控制设备的控制位分别连接在移位寄存器的并行输出端。
由此，微处理器可以以串行的方式一次写入这些设备的各个控制位。
类似的，并入串出接法的移位寄存器在多个外部设备向微处理器传输数据时较为常用，外部设备以并行的方式将数据输入到移位寄存器里，然后移位寄存器以串行的方式将数据一位一位地输出给微处理器，这样，外部设备的大量信息可以通过少数几条线到达微处理器。
在早期的计算机中，移位寄存器被用来进行数据处理：两个相加的数被存储在两个移位寄存器里，然后它们按照时间脉冲被输出到算术逻辑单元，结果中多出的一位以反馈的形式重新被输入到其中一个移位寄存器（累加器）。
注意两个一位二进制数相加的结果只可能是一位（如0+0=0，0+1=1）或者两位（1+1=10）。
一些计算机语言内置了移位指令，这类指令可以让二进制数据在寄存器中进行左移或右移操作。
左移或右移一位，相当于乘以2或除以2。
一些1970年代早期的设备曾以类似延迟线存储器的方式用过非常大规模的串入串出移位寄存器，其规模达到上千位。
这类存储器有时被称为循环存储器（circulating memory）。
例如，DataPoint 3300将其25列、72行的字符显示数据存储在54个200位的移位寄存器里，以6个堆栈、每个堆栈9个包的形式排列，提供了1800个6位字符的存储能力。
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
《EDA课程设计》 32位并进并出移位寄存器设计
学院：物理电气信息学院 专业：通信工程 姓名：杨小花 学号：12010245315 指导老师：杨泽林 完成日期：2012.12.11 32位并进并出移位寄存器设计 （杨小花 12010245315 通信工程专业） 摘要：EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，
在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。随着基于EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。 关键字：EDA技术；VHDL语言；移位寄存器 一、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。8位是CPU设计中常用的移位寄存器模块，是用CASE语句设计的并行输入输出的移位寄存器模块。设计中有四种循环：带进位循环左移，带进位循环右移，自循环左移和自循环右移。其中带进位循环左移的原理是，每一次最高位移出进入输出进位，而最低位是设置的进位输入，带进位循环右移原理是，每一次最低位移出进入输出进位，而最高位是设置的进位输入，子循环左移的原理是，每一次循环，最高位进入到最低位，依次循环，自循环右移原理是，每一次最低位进入到最高位，依次循环。 二、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路； 3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 三、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFTIS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END SHIFT; ARCHITECTURE behav OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS WHEN "001"=> REG(0)<=CO; ---带进位循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7); WHEN "010" => REG(0)<=REG(7); ---自循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0); WHEN "011"=>REG(7)<=REG(0); ---自循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1); WHEN "100" =>REG(7)<=CO; ---带进位循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0); WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY; END behav; 程序所生成符号：
仿真结果： 图一：带进位左移循环仿真波形 图三：带进位右移循环仿真波形 图二：自循环左移仿真波形
图四：自循环右移仿真波形 仿真分析： 1. 信号说明 CLK是输入时钟信号，其当上升沿到来时进行移位；CO为进位输入，当为带进位循环时，可自行设置其值1或0，当为自循环时，其值为0；D为待加载移位数据；MD为移位模式控制字，控制循环方式；CN为输出进位；QB为移位输出结果。 2. 仿真说明 MD=101时加载数据，其值为输入的D值 （1） 带进位左移循环：MD=001，CO可设置为1或0，循环过程中寄存器的最低位始终为输入的进位位，既REG(0)=CO,而最高位都会移出进入CN，剩下的几位进行左移。 （2） 带进位位左移循环：MD=101，CO可设置为1或0，其最高位始终为输入的进位，既REG（7）=CO,最低位都会移出进入CN，剩下几位进行右移。 （3） 自循环左移：MD=010，CO=0，循环过程中REG（0）=REG(7) （4） 自循环右移：MD=110，CO=0，循环过程中REG（7）=REG(0) 2、锁存器程序 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG8B IS PORT(d:INSTD_LOGIC_VECTOR(7 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC); END REG8B; ARCHITECTURE behav OF REG8B IS SIGNAL q1:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(CLK,q1); BEGIN IF CLK'EVENT AND CLK='1' THEN q1<=d; END IF; END PROCESS; q<=q1; END; 程序所生成符号：
仿真结果：
图五：8位锁存器仿真波形 仿真分析: 1. 信号说明： CLK为输入时钟信号，d为加载的数据，q为输出的结果 2. 仿真分析： 当时钟的上升沿到来时，锁存器开始锁存数据，输入直接输给输出，既q=d。 3、顶层设计程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS PORT ( clk0,co: IN STD_LOGIC; --时钟和进位输入 md : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 db : IN STD_LOGIC_VECTOR(31 DOWNTO 0); -- 待加载移位的数据 qb : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); --移位数据输出 cn : OUT STD_LOGIC); --- 进位输出 END REG32B; ARCHITECTURE one OF REG32B IS COMPONENT jicun PORT ( CLK,CO: IN STD_LOGIC; MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CN : OUT STD_LOGIC); END COMPONENT; COMPONENT suocun port(d : in std_logic_vector(7 downto 0) ; q: out std_logic_vector(7 downto 0); clk : in std_logic ); END COMPONENT; SIGNAL e,f,g,h : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL l,m,n : STD_LOGIC; BEGIN u1: suocun PORT MAP(d=>db(7 DOWNTO 0),q=>e,clk=>clk0); u2: jicun PORT MAP (D=>e,QB=>qb(7 DOWNTO 0), CLK=>clk0,CO=>co,CN=>l,MD=>md); u3: suocun PORT MAP(d=>db(15 DOWNTO 8),q=>f,clk=>clk0); u4: jicun PORT MAP(D=>f,QB=>qb(15 DOWNTO 8), CLK=>clk0,CO=>l,CN=>m,MD=>md); u5: suocun PORT MAP(d=>db(23 DOWNTO 16),q=>g,clk=>clk0); u6: jicun PORT MAP(D=>g,QB=>qb(23 DOWNTO 16), CLK=>clk0,CO=>m,CN=>n,MD=>md); u7: suocun PORT MAP(d=>db(31 DOWNTO 24),q=>h,clk=>clk0); u8: jicun PORT MAP(D=>h,QB=>qb(31 DOWNTO 24), CLK=>clk0,CO=>n,CN=>cn,MD=>md); END ARCHITECTURE one;
顶层文件符号：
