45 纳米技术的选择摘要：随着 45nm 技术的临近,与之对应的一些技术却正被延迟,如用于金属栅的高 k 介质、和 3D 结构等。
而此工业所赖以生存的,用以增强迁移率和驱 动电流的应变工程技术如期而至。
在互连方面,技术不断发展,但没有彻底的变革,用于衬垫的 ALD 薄膜技术也姗姗来迟。
对 45nm 节点来说,各公司可以不使用 FinFET、高 k 介质和金属栅,也未必需要使用 SOI 衬底,但有一项技术必不可少,那就是应变工程技术。
在目前 的晶体管沟道区域中,迁移率增强所带来的性能上的收益十分显著,以至于与其它性能手段相比而言,依靠这项技术来改进芯片性能已受到越来越多的重 。
由于氧氮化物/多晶硅栅已达到了其性能极限,工艺和材料的创新是促使晶体管的性能实现 45nm 及 45nm 以下技术的有效手段。
当然,除了应变硅以 芯片技术还出现了浅结、低电阻率接触和多层互连等其它显著的变化,但是对于 45nm 节点来说,还是应变工程最具风头。
最近举行的 IEDM 会议中,AMD 讨论了结合四种应力技术改进 NMOS 和 PMOS 驱动电流的方法,这是一种与相同特征尺寸的无应力器件相比,能使芯片的 整体速度提高 40%的方法(图 1)。
本文将讨论用于 45nm 器件的应变工程的最新进展,高 k 和金属栅将要克服的障碍,以及多层互连和接触工程的发展。
有效等比缩小 随着栅的长度不断减小,面临的一项挑战是在控制短沟道效应的同时,在合理的漏电流下保持高驱动电流(Ion)。
然而,目前行业内,氮氧化物/聚合硅 栅达到了等比缩小的极限,由于泄漏、功耗和薄层栅氧化物的隧穿效应,尺寸的进一步缩小并不能促进性能的提高。
在这种情况下,器件生产商把目光转向了其它可用材料(高 k/金属栅)、能带工程方法(使用应变层)和其它可用晶体管结构,如双栅和超薄本体 SOI 虽然高 k/金属栅方面的研究已经取得了很大的进展,但是预计在 32nm 节点到来之前不会选用栅叠层制造技术。
