电路与电子技术基础时序逻辑电路分析与设计1同步计数器34页PPT

存储逻辑电路：具有记忆功能，输 出取决于当前输入和历史状态
时序逻辑电路的特点
STEP1
STEP2
STEP3
STEP4
存储功能：能够存储 输入信号的状态，并 在一定条件下输出相 应的信号
反馈机制：通过反馈 机制实现对输入信号 的响应和输出信号的 控制
定时功能：能够实现 对输入信号的定时控 制，并在一定条件下 输出相应的信号
设计思路：使用D 触发器构成计数器， 每个D触发器输出 连接到下一个D触 发器的输入
设计步骤：
确定触发器的个数 和类型
设计触发器的连接 方式
编写触发器的逻辑 方程
设计电路的仿真和 测试
设计结果：实现一 个4位二进制计数器， 能够正常计数并输 出正确的计数值
谢谢
设计原则
01
正确性：保证 电路的功能正 确，满足设计 要求
02
简洁性：尽量 减少电路的复 杂度，降低成 本
03
可靠性：保证 电路在各种情 况下都能正常 工作
04
灵活性：便于 修改和扩展， 适应不同的需 求
05
性能优化：提 高电路的速度、 功耗和面积等 性能指标
设计实例
设计要求：实现一 个4位二进制计数 器
04
状态图分析步骤：绘制状态图、分析状态转换、确定输出信号
05
状态图分析优点：直观、易于理解和分析复杂电路
状态表分析法
状态表：描 述时序逻辑 电路状态的 表格
状态转换： 状态表列出 了电路在各 种输入条件 下的状态转 换关系
状态方程： 描述状态转 换关系的数 学方程
状态图：用 图形方式表 示状态转换 关系的方法
组合逻辑电路与时序 逻辑电路的区别：组 合逻辑电路只对当前 的输入信号进行响应， 而时序逻辑电路对过 去的输入信号和当前 的输入信号进行响应。

6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2

6.4 顺序脉冲发生器
顺序脉冲
分类
计数型 移位型 : 计数器+译码器
6.4.1 计数型顺序脉冲发生器
一、电路组成 由四进制计数器( JK 触发器) 和译码器构成
Q1n Q0n
Y0
&
Q1nQ0n
Y1
&
Q1n Q0n
Y2 &
Q1nQ0n
Y3 &
1
Q0
1J
FF0 C1 1K
Q0
RD
1
Q1 FF1 Q1
1J C1 1K RD
三、用 MSI 构成顺序脉冲发生器
1 CP
DDDD0123
74LS163
LD CR
CCTTTP
Q0
3位二进 Q1
制计数 QQ23
CO
74LS138
SSTTAB STC
Y0 Y1 Y2
译码 YY34
Y5
YY67
74LS374
EN
0D
0Q
1D
1Q
2D 缓冲2Q
3D 4D
寄存
3Q 4Q
5D
5Q
6D
6Q
7D
Q0
Q1
Q2
FF0
FF1
FF2
1D C1 R 1D C1 R
1D C1 R
Q0n1
Q0n
Q1n
Q
n 2
Q3
Q1n1 Q0n
FF3
Q2n1 Q1n
1D C1 R
Q3n1 Q2n
CP
1
CR
CP
不需译码器。不会
Q0
产生竞争冒险。状
Q1
态利用率低。

7.2 防止空翻的触发器
7.2.1 主从型JK触发器
3.主从触发器的一次翻转问题 由于主从JK触发器存在“一次变化”问题，在CP脉冲为高电平期间，如果JK端出现 一定宽度的正向干扰。因此，在使用主从JK触发器时，一般要求在CP=1期间，JK的状态 保持不变;若需要改变J、K的状态，应在CP=0期间进行。
2.集成D触发器
D触发器74HC74
7.3 集成触发器
7.3.2 触发器的时间参数
1.最高时钟频率fmax 2.传输延迟时间 3.建立时间tset 4.保持时间th
7.4 二进制计数器 7.4.1 异步二进制计数器
1.异步二进制加法计数器
异步二进制加法计数器原理图
7.4 二进制计数器 7.4.1 异步二进制计数器
7.2 防止空翻的触发器 7.2.2 边沿触发器
2.负边沿JK触发器 （1）电路组成及逻辑符号
负边沿JK触发器
7.2 防止空翻的触发器
7.2.2 边沿触发器 2.负边沿JK触发器 （2）逻辑功能 触发器输出状态的变化发生在CP的下降沿，而次态输出仅取决于CP下降沿到达时到
J、K的状态，时钟的其他时间J、K值都可以变化，因而它的抗干扰能力强。
7.2 防止空翻的触发器 7.2.2 边沿触发器
3.T触发器 把JK触发器的两个输入端J、K接在一起成为一个输入端，并称之为T输入端，就构成 了T触发器
T触发器
7.3 集成触发器 7.3.1 集成触发器的品种和类型
1.集成JK触发器
JK触发器HC76
7.3 集成触发器 7.3.1 集成触发器的品种和类型
4.扭环计数器
扭环计数器
7.5 十进制计数器 7.5.1 同步十进制加法计数器

001 /0
/0 010
011
/1
/1
Q1n+1= 0 • 0 • 0 =1 • 1=1
Q2n+1= 0 • 0 + 0 • 0 • 0=0
Y=0 • 0=0
Q3n+1= 0 • 0 • 0 + 0 • 0=0 又以100为初态，代入得
Q1n+1= 0 • 0 • 1 =0 Q2n+1= 1• 0 + 1 • 0 • 0=1
Q3n+1= 1 • 0 • 0 + 0 • 0=0
6
第六章 时序逻辑电路— 6 . 2 分析方法
②将驱动方程代入JK触发器的特征方 程Qn+1=JQn + KQn中，得状态方程为：
Q1n+1=Q2Q3 Q1 Q2n+1=Q1 Q2 + Q1Q3 Q2 Q3n+1=Q1Q2Q3 + Q2Q3
③写出输出方程为：Y=Q2Q3 ( Y Q2Q3
)
在一系列时钟信号操作下电路状态转换的全部过程找出来,则电 路的逻辑功能便可一目了然。
状态转换图：
更形象表示时序电路的 逻辑功能。
每经过七个时钟触发脉冲以后输出端 Y从高电平跳变为低电平，且电路的 状态循环一次。
所以此电路具有对时钟信号进行计数 的功能，且计数容量等于七，称为七 进制计数器。
若电路初态为111，代入方程得：
Q3Q2Q1=000，Y=1
Q3Q2Q1 代表状态
000 /0
5
第六章 时序逻辑电路— 6 . 2 分析方法
例: 做出下图时序逻辑电路的状态转换表,状态转换图和时序图。
1J C1F1
1K

优化触发器设计
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。

2. 集成同步二进制计数器
常用的集成同步二进制加计数器有74LS161、 74LS163等。74LS161的实物图、引脚排列和逻辑 符号如图5.4所示。
ቤተ መጻሕፍቲ ባይዱ
（a） 实物图
（b） 引脚排列
（c） 逻辑符号
图5.4 集成同步二进制计数器74LS161
74、L1S01脚61C的T1T6是个计引数脚器中的：工1脚作状为态异控步制清端C R零；端，9脚 是置数控制端，L D7脚CTP
（a） 实物图
（b〕引脚排列
（c） 逻辑符号
图5.7 集成同步十进制可逆计数器74LS192
74LS192的功能表如表5.7所示。
表5.7
74LS192的功能表
输入
输出
CR L D
C PU C PD D 3 D 2
D1 D 0
Q3
Q2
Q1
Q0
1 ××××××× 0 0 0 0
0
0
××
d3
d2
d1
d0
1
出
说明
清零 置9 二进制计数
五进制计数
8421码十进制 计数
5421码十进制 计数
由表5.6可知，74LS90具有如下功能。
① 2脚R0A、3脚R0B接高电平“1〞时，计数器被清零，高电 平电压最小值为2V。正常使用时，两个引脚中至少有1个 应接低电平“0”，低电平电压最大值为0.8V。
② 6脚S9A、7脚S9B接高电平“1〞时，计数器置数为9。正常 计数时，两个引脚中至少有1个应接低电平“0”。
d3
d2
d1
d0
0 1 1 1 ××××
保持
0 1 ↑ 1 ××××
加计数

Q JQ C KQ
CP
J K AQn AQn ，A与Qn是异或关系
A与Qn相同时， J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时，J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1～FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1： RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2： RD= SD=0
保持Q=1、Q=0
t2 –t3： RD=1、 SD=0
Q
t
Q=0、Q=1

E
控制单元
Clk
B[0]
Init Add Done Cnt Shr
Init: DX, BY, T0 , A0, C0
Cnt: TT-1
Add: {C, A}A+D
Shr: {C, A, B}{C, A, B}>>1ZLeabharlann , C0时序逻辑电路
10
乘法器控制单元
• 状态图
Start Reset
Reset
S0
• 寄存器组
• 8个8位寄存器，记为 R0~R7
• ALU为前例
• MEM为存储器
• DI/DO: 输入/输出数据 • MA: 地址 • MW: 写使能
R0 R1-R2
8
3
DA D
WE Register
3
3
AA File BA
A
B
8 8
K
8
01
MUX
MB
8
4
X
Y
ALU
SF H
DI MA MW
MEM
Reset
S0
Done
!Start
Start/Init
S1
Cnt
!B[0]
B[0]/Add
S2
E
Shr
!E
时序逻辑电路
17
乘法器仿真波形
时序逻辑电路
18
寄存器传送
• 寄存器之间传输数据 • 每个寄存器的数据输入
处配置多路数据选择器 (MUX) • 每个寄存器的输出数据 连接到所有MUX • 灵活实现多个数据同时 传送
S2
else next_state = S0;
E
Shr

“减”计 数时钟 CPD ×
预置数据输入
D3 D2 D1 D0 ××××
00
×
×
DCBA
01
1
01
↑
01
1
1
××××
1
××××
↑
××××
输出
Q3 Q2 Q1 Q0 0000 DC B A
保持 计数 计数
工作模式 异步清零
异步置数
数据保持 加法计数 减法计数
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37
清零
CR 1
预置
LD ×
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17
二、同步时序逻辑电路设计举例
例 设计一个同步5进制加法计数器，当计满后 产生进位输出Y=1，其它情况下Y=0。
CP
Y
同步5进制加 法计数器
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18
Qn → Qn+1
0
0
0
1
1
0
1
1
J
K
0
×
1
×
×
1
×
0
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19
完整版课件ppt
20
完整版课件ppt
21
Y
Qn2
Q1nQn00 0 00
01 0
11 0
10 0
11 × × ×
J0 Q2n
J1 Q0n
K0 1
K1 Q0n
J2 Q0nQ1n K2 1
Y Q n
完整版课件ppt
2
22
J0 Q2n
J1 Q0n
K0 1
K1 Q0n
J2 Q0nQ1n K2 1
Y Q2n
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