实验四 Cache控制器设计实验
1．实验目的
(1) 掌握Cache控制器的原理及其设计方法。
(2) 熟悉CPLD应用设计及EDA软件的使用。
2．实验设备
PC机一台，TD-CMA实验系统一套。
3．实验原理
本实验采用的地址变换是直接映像方式，这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。其主要原则是：主存中一块只能映像到Cache 的一个特定的块中。
假设主存的块号为B，Cache的块号为b，则它们之间的映像关系可以表示为：
b = B mod Cb
其中，Cb是Cache的块容量。设主存的块容量为Mb，区容量为Me，则直接映像方法的关系如图4-1所示。把主存按Cache的大小分成区，一般主存容量为Cache容量的整数倍，主存每一个分区内的块数与Cache的总块数相等。直接映象方式只能把主存各个区中相对块号相同的那些块映像到Cache中同一块号的那个特定块中。例如，主存的块0只能映像到Cache 的块0中，主存的块1只能映像到Cache的块1中，同样，主存区1中的块Cb（在区1中的相对块号是0）
区0
区1
区M e-1
主存储器
图4-1 直接相联映像方式
也只能映像到Cache的块0中。根据上面给出的地址映像规则，整个Cache地址与主存地址的低位部分是完全相同的。
直接映像方式的地址变换过程如图4-2所示，主存地址中的块号B与Cache地址中的块号b是完全相同的。同样，主存地址中的块内地址W与Cache地址中的块内地址w也是完全相同的，主存地址比Cache地址长出来的部分称为区号E。
区表存储器
图4-2 直接相联地址变换
在程序执行过程中，当要访问Cache 时，为了实现主存块号到Cache 块号的变换，需要有一个存放主存区号的小容量存储器，这个存储器的容量与Cache 的块数相等，字长为主存地址中区号E 的长度，另外再加一个有效位。
在主存地址到Cache 地址的变换过程中，首先用主存地址中的块号去访问区号存储器（按地址访问）。把读出来的区号与主存地址中的区号E 进行比较，根据比较结果和与区号在同一存储字中的有效位情况作出处理。如果区号比较结果相等，有效位为‘1’，则Cache 命中，表示要访问的那一块已经装入到Cache 中了，这时Cache 地址（与主存地址的低位部分完全相同）是正确的。用这个Cache 地址去访问Cache ，把读出来的数据送往CPU 。其他情况均为Cache 没有命中，或称为Cache 失效，表示要访问的那个块还没有装入到Cache 中，这时，要用主存地址去访问主存储器，先把该地址所在的块读到Cache 中，然后CPU 从Cache 中读取该地址中的数据。
本实验要在
CPLD 中实现Cache 及其地址变换逻辑（也叫Cache 控制器），采用直接相联地址变换，只考虑CPU 从Cache 读数据，不考虑CPU 从主存中读数据和写回数据的情况，Cache 和CPU 以及存储器的关系如图4-3所示。
图4-3 Cache 系统图
Cache 控制器顶层模块如图4-4所示，主存地址为A7…A0,共8位，区号E 取3位，这样Cache 地址还剩5位，所以Cache 容量为32个单元，块号B 取3位，那么Cache 分为8块，块内地址W 取2位，则每块为4个单元。图4-4中，WCT 为写Cache 块表信号，CLR 为系统总清零信号，A7…A0为CPU 访问内存的地址，M=0为Cache 失效信号，CA4…CA0为Cache 地址，MD7…MD0为主存送Cache 的数据，D7…D0为Cache 送CPU 数据，T2为系统时钟，RD 为CPU 访问内存读信号，LA1和LA0为块内地址。
WIRE
WIRE
WIRE
WIRE
WIRE
A[4]
A[3]
A[2]
NA[1]
NA[0]
CA[0]
CA[4]
CA[3]
CA[2]
CA[1]
图4-4 Cache 控制器顶层模块图
在QuartusII 软件中先实现一个8位的存储单元（见例程中的MemCell.bdf ），然后用这个8位的存储单元来构成一个32 X 8位的Cache （见例程中的CacheMem.bdf ）,这样就实现了Cache 的存储体。
再实现一个4位的存储单元（见例程中的TableCell.bdf ），然后用这个4位的存储单元来构成一个8 X 4位的区表存储器，用来存放区号和有效位（见例程中的CacheTable.bdf ）,在这个文件中，还实现了一个区号比较器，如果主存地址的区号E 和区表中相应单元中的区号相等，且有效位为1，则Cache 命中，否则Cache 失效，标志为M ，M 为0时表示Cache 失效。
当Cache 命中时，就将Cache 存储体中相应单元的数据送往CPU ，这个过程比较简单。当Cache 失效时，就将主存中相应块中的数据读出写入Cache 中，这样Cache 控制器就要产生访问主存储器的地址和主存储器的读信号，由于每块占四个单元，所以需要连续访问四次主存，这就需要一个低地址发生器，即一个2位计数器（见例程中的Counter.vhd ），将低2位和CPU 给出的高6位地址组合起来，形成访问主存储器的地址。M 就可以做为主存的读信号，这样，在时钟的控制下，就可以将主存中相应的块写入到Cache 的相应块中，最后再修改区表（见例程中的（CacheCtrl.bdf ）。
4. 实验步骤
(1) 使用Quartus II 软件编辑实现相应的逻辑并进行编译，直到编译通过，Cache 控制器在 EPM1270芯片中对应的引脚如图4-5所示，框外文字表示I/O 号，框内文字表示该
引脚的含义（本实验例程见‘安装路径\Cpld \CacheCtrl\CacheCtrl.qpf ’工程）。
D26A24D09...D16
D17...D24
A01...A08B23...B30A23D28
D27
图4-5 引脚分配图
(2) 关闭实验系统电源，按图4-6连接实验电路，并检查无误，图中将用户需要连接的信号用圆圈标明。
(3) 打开实验系统电源，将生成的POF 文件下载到EMP1270中去，CPLD 单元介绍见附1。 (4) 将时序与操作台单元的开关KK3置为‘运行’档，CLR 信号由CON 单元的CLR 模拟给出，按动CON 单元的CLR 按钮，清空区表。
(5) 预先往主存写入数据：联机软件提供了机器程序下载功能，以代替手动读写主存，机器程序以指定的格式写入到以TXT 为后缀的文件中，机器指令的格式如下：
机器指令格式说明:$P 机器指令代码十六进制地址机器指令标志XX
XX
如$P 1F 11，表示机器指令的地址为1FH ，指令值为11H ，本次实验只初始化00-0FH 共16个单元，初始数据如下，程序中分号‘；’为注释符，分号后面的内容在下载时将被忽略掉。
图4-6 实验接线图
; //************************************** // ; // // ; // Cache 控制器实验指令文件 // ; // // ; // By TangDu CO.,LTD // ; // // ; //************************************** //
; //***** Start Of Main Memory Data ****** //
$P 00 11 ; 数据
$P 01 22
$P 02 33
$P 03 44
$P 04 55
$P 05 66
$P 06 77
$P 07 88
$P 08 99
$P 09 AA
$P 0A BB
$P 0B CC
$P 0C DD
$P 0D EE
$P 0E FF
$P 0F 00
; //****** End Of Main Memory Data ******* //
用联机软件的“【转储】—【装载】”功能将该格式（C:\TANGDU\CMA\SAMPLE\Cache控制器实验.TXT）文件装载入实验系统。装入过程中，在软件的输出区的‘结果’栏会显示装载信息，如当前正在装载的是机器指令还是微指令，还剩多少条指令等。
(6) 联机软件在启动时会读取所有机器指令和微指令，在指令区显示，软件启动后，也可以选择菜单命令“【转储】—【刷新指令区】”读取下位机指令，并在指令区显示。点击指令区的‘主存’TAB按钮，两列数据中显示了主存的所有数据，第一列为主存地址，第二列为该地址中的数据。对上面文件检查机器程序是否正确，如果不正确，则说明写入操作失败，应重新写入，可以通过联机软件单独修改某个单元的指令，单击需修改单元的数据，此时该单元变为编辑框，输入2位数据并回车，编辑框消失，写入数据以红色显示。
(7) CPU访问主存地址由CON单元的SD17…SD10模拟给出，如00000001。CPU访问主存的读信号由CON单元的K7模拟给出，置K7为低，可以观察到CPLD单元上的L8指示灯亮，L0…L7指示灯灭，表示Cache失效。此时按动KK按钮四次，注意CPU内总线上指示灯的变化情况，地址会依次加一，数据总线上显示的是当前主存数据，按动四次KK按钮后，L8指示灯变灭，L0…L7上显示的值即为Cache送往CPU的数据。
(8) 重新给出主存访问地址，如00000011，L8指示灯变灭，表示Cache命中，说明第0块数据已写入Cache。
(9) 记住01H单元的数据，然后通过联机软件，修改01H单元的数据，重新给出主存访问地址00000001，再次观察L0-L7指示灯表示的值是01H单元修改前的值，说明送往CPU 的数据是由Cache给出的。
(10) 重新给出大于03H地址，体会Cache控制器的工作过程。
附1
本实验在CPLD单元上进行，CPLD单元由由两大部分组成，一是LED显示灯，两组16只，供调试时观测数据，LED灯为正逻辑，1时亮，0时灭。另外是一片MAXII EPM1270T144及其外围电路。
EPM1270T144有144个引脚，分成四个块，即BANK1…BANK4，将每个块的通用I/O 脚加以编号，就形成A01…A24、B01…B30等I/O 号，如图4-7所示。CPLD 单元排针的丝印分为两部分，一是I/O 号，以A 、B 、C 、D 打头，如A15，一是芯片引脚号，是纯数字，如21，它们表示的是同一个引脚。在Quartus II 软件中分配I/O 时用的是引脚号，而在实验接线图中，都以I/O 号来描述。
A01A03A04A05A06A07A08VCCIO GNDIO A09A021234567891011A10A12A13A14GNDINT GCLK0VCCINT GCLK1A15A111213141516171819202137D 013839404142434445464748495051525354555657ALTERA MAX II
EPM1270
A17A18VCCIO GNDIO A19A20A21A22232425262728293022A23A24TMS TDI TCK TDO
313233343536
585960616263646566676869707172
A16D 02D 03D 04D 05D 06D 07D 08D 09V C C I O G N D I O D 10D 11D 12D 13D 14D 15G N D I N T D 16V C C I N T D 17D 18D 19D E V _O E D E V _C L R D 20D 21V C C I O G N D I O D 22D 23D 24D 25D 26D 27D 28
C28C26C25C24C23C22C21VCCIO GNDIO C20C271081071061051041031021011009998C19C17C16C15GNDINT GCLK3VCCINT GCLK2C14C1897969594939291908988C12C11VCCIO GNDIO C10C09C08C07868584838281807987C06C05C04C03C02C01
787776757473C13B 30B 29B 28B 27B 26B 25B 24B 23B 22V C C I O G N D I O B 21B 20B 19B 18B 17B 15G N D I N T B 16V C C I N T B 14B 13B 12B 11B 09B 08V C C I O G N D I O B 07B 06B 05B 04B 03B 02B 01
143142141140139138137136135134133132131130129128127126125124123122121120119118117116115114113112111110109
144B 10BANK2
BANK4
BANK1
BANK3
图4-7 EMP1270 引脚分配图
EPM1270T144共有116个I/O 脚，本单元引出110个，其中60个以排针形式引出，供实验使用，其余50个以双列扩展插座形式给出，并标记为JP ，JP 座的I/O 分配如图4-8所示。
C L K 1B 16B 14B 12B 10B 08B 02C L K 3135791113151719C 28C 24C 22C 20C 10C 2621232527293133353739C 06C 04
D
E V _C L R 4345474941C 08C L K 0B 15B 13B 11B 09B 07B 01C L K 22468101214161820C 27C 23C 21C 19C 09C 2522242628303234363840C 05C 03D E V _O E C 0144464850
42C 07B 06B 04B 05B 03C 15C 13C 11C 17C 16C 14C 12C 18C 02
图4-8 JP 座I/O 分配图
实验四存储器读写系统的设计 匹配课程代码及名称：070023 计算机组成原理 适用专业及本项目实验学时：计算机科学与技术3学时 实验时间：2016-5-25 实验类型：综合型 一、实验目的及要求 (1)熟悉随机存储器读写系统结构设计。 (2)熟悉随机存储器的读写时序。 (3)熟悉随机存储器的读写操作的微程序实现。 (4)熟悉随机存储器的功能测试。 二、实验内容 当模式开关置于统调时，实验系统提供了三个容量为256×8的存储器，本次实验中，随机存储器RAM3#为主存，随机存储器ROM1#和ROM2#为微程序控制存储器，用于存储由微指令构成的微程序。在此基础上，设计相应的外围电路和时序电路就可以对随机存储器RAM3#进行读写操作，结构框图如下图1所示，其中实线部分均由JYS计算机组成原理实验系统提供，而虚线部分则需自行设计。 图1随机存储器读写系统的结构框图
1、结构及信号索引 图中MAR为地址寄存器，MDR为数据寄存器，μPC为微程序计数器（实验三中已设计完成），1032E的引脚信号如下。 A7~A0地址信号，方向指向RAM。 DO7~DO0数据信号，方向指向RAM，即提供写入内存的数据。 DI7~DI0数据信号，方向指向1032E，即存储器的读出信息。 RD存储器读命令，低电平有效。 WR存储器写命令，低电平有效。 μIR15~μIR8微指令寄存器μIR高八位，可定义为地址信号写入MAR7~MAR0，或定义为数据写入DO7~DO0。 2、微指令格式或微程序编制 微指令的格式如下图2所示，其中μIR15~μIR8为微指令的高八位，即常数K 字段，定义为随机存储器3#RAM的单元地址或要写入存储器3#RAM的数据，而μIR3~μIR0为微指令的低四位，其定义分别介绍如下。 μIR3为1时产生CPR μIR2为1时产生CPMAR μIR1为1时产生WR μIR0为1时产生RD 微程序的编制由存储器的操作确定。 图2微指令格式 三、实验条件及设备要求 (1)设备：JYS计算机组成原理实验系统、联想台式计算机
实验四.. .微程序控制器实验。 1.-实验目的。. (1)掌握微程序控制器的组成原理和工作过程。 (2)理解微指令和微程序的概念，理解微指令与指令的区别与联系。 (3)掌握指令操作码与控制存储器中微程序的对应方法，熟悉根据指令操作码从控制存储 器中读出微程序的过程。。 2.+实验要求。 (1)做好实验预习，看懂电路图，熟悉实验元器件的功能特性和使用方法。u (2)按照实验内容与步骤的要求，认真仔细地完成实验。。 (3)写出实验报告。 3.-实验电路。 . . ..本实验使用的主要元器件有: 4位数据锁存器74LS175,2KX8EPROM2716，时序发生器,或门、与门、开关、指示灯等。芯片详细说明请见附录。。 图1为实验电路图，其中3片EPROM2716构成控制存储器，1片74LS175为微地址寄 存器，与74LS175数据输入引脚相连的输入信号线及6个门电路构成了地址转移逻辑。注.意，2716输出信号中带后缀“#"的信号为低电平有效信号，不带后缀“#”的信号为高电平有效信号。为简化电路结构，本实验没有使用微命令寄存器，并且在虚拟实验系统中，将3片EPROM组合为-一个虚拟EPROM组件。本实验使用的EPROM和时序发生器一-样，均为虚拟实验系统提供的虚拟组件。
（5）答：000001101000000111100001 000001100000010110100010 000001101000011101100011 000001001000100111111000 000001101100000110100010 000001101000011101100011 000001001000100111111000 000001101100000110100010 000001101000011101100011 000001001000100111111000（6）
实验四存储系统设计实验 一、实验目的 本实训项目帮助大家理解计算机中重要部件—存储器，要求同学们掌握存储扩展的基本方法，能设计MIPS 寄存器堆、MIPS RAM 存储器。能够利用所学习的cache 的基本原理设计直接相联、全相联，组相联映射的硬件cache。 二、实验原理、内容与步骤 实验原理、实验内容参考： 1、汉字字库存储芯片扩展设计实验 1)设计原理 该实验本质上是8个16K×32b 的ROM 存储系统。现在需要把其中一个（1 号）16K×32b 的ROM 芯片用4个4K×32b 的芯片来替代，实际上就是存储器的 字扩展问题。a) 需要4 片4个4K×32b 芯片才可以扩展成16K×32b 的芯片。 b) 目标芯片16K个地址，地址线共14 条，备用芯片12 条地址线，高两位（分 线器分开）用作片选，可以接到2-4 译码器的输入端。c) 低12 位地址直接连 4K×32b 的ROM 芯片的地址线。4个芯片的32 位输出直接连到D1，因为同时 只有一个芯片工作，因此不会冲突。 芯片内数据如何分配： a) 16K×32b 的ROM 的内部各自存储16K个地址，每个地址里存放4个字节数 据。地址范围都一样：0x0000～0x3FFF。 b) 4个4K×32b 的ROM，地址范围分别是也都一样：0x000～0xFFF，每个共有 4K个地址，现在需要把16K×32b 的ROM 中的数据按照顺序每4个为一组分 为三组，分别放到4个4K×32b 的ROM 中去。HZK16_1 .txt 中的1～4096 个数据放到0 号4K 的ROM 中，4097～8192 个数据放到 1 号4K 的 ROM 中，8193～12288 个数据放到2 号4K 的ROM 中，12289～16384个 数据放到3 号4K 的ROM 中。 c) 注意实际给的16K 数据，倒数第二个4K（8193～12288 个数据）中部分 是0，最后4K（12289～16384 数据）全都是0。因此在ROM 4K_3 号后部分 都是0，ROM 4K_3 中都是0。 2)电路设计 地址线连接
目录 一、运算部件：全加器实现的8位行波进位加法器 1.实验目的 (3) 2.实验要求 (3) 3.实验原理 (3) 4.设计思路与源代码 (5) 5.实验步骤 (8) 6.实验现象 (9) 7.实验总结 (10) 二、实验cpu存储器 1.实验目的 (11) 2.实验要求 (11) 3.实验原理 (11) 4.设计思路与源代码 (11) 5.实验步骤 (13) 6.实验现象 (14) 7.实验总结 (15) 三、微程序控制器 1.实验目的 (16) 2.实验要求 (16) 3.实验原理 (16) 4.设计思路与源代码 (17) 5.实验步骤 (19) 6.实验现象 (19) 7.实验总结 (20)
运算部件：全加器实现的8位行波进位加法器 1、实验目的： （1）理解加法器的原理。 （2）掌法全加法器与行波进位加法器的设计方法。 2、实验要求： 熟练掌握ALTERA公司的EDA设计软件Quartus II，在了解VHDL语言基本结构的基础上，运用层次结构设计，完成整个实验。认真观察实验的现象，提出问题。 3、实验原理： 计算机对各种信息处理的基础是进行算术运算，而加法是最基本的算术运算。下面围绕加法器进行讨论。 （1）全加器 能对两个1位二进制数相加并考虑低位来的进位（即相当于三个一位数的相加），得到“和”及“进位”的逻辑电路，称之为全加器。其中A i和B i分别为两个二进制数的输入； C i-1为低位来的进位输入；Si和Ci分别为相加后形成的“和”及高位的“进位”输出。它的框图如1－1所示是全加器的逻辑符号图。 图1－1 3.1.1全加器的真值表
3.1.2 C i= A i B i + A i C i-1 + B i C i-1 图1－2 3.1.3全加器的逻辑电路图。 图1－3图1－4 （2）行波进位加法器 如果有两个N位二进制数相加，就需N位加法器。这样构成的逻辑电路称为多位并行加法器。行波进位加法器构成比较简单，只要把N位全加器串联起来，低位全加器的进位输出连到相邻的高位全加器的进位输入。如图1－5.
《计算机组成原理实验》 实验报告 （实验四） 学院名称：数据科学与计算机学院 专业（班级）： 学生姓名： 学号： 时间：2019 年12 月14 日
成绩: 实验四：多周期CPU设计与实现 一.实验目的 (1) 认识和掌握多周期数据通路图的构成、原理及其设计方法； (2) 掌握多周期CPU的实现方法，代码实现方法； (3) 认识和掌握指令与CPU的关系； (4) 掌握多周期CPU的测试方法。 二.实验内容 设计一个多周期CPU，该CPU在单周期指令集的基础上 ==> 算术运算指令 加“加”运算。 加“加”运算。 ==> 逻辑运算指令 加“与”运算。
功能：GPR[rt] ←GPR[rs] or zero_extend(immediate)。 ==>移位指令 ==>比较指令 ==> 存储器读/写指令 ==> 分支指令 else pc ←pc + 4 特别说明：offset是从PC+4地址开始和转移到的指令之间指令条数。offset符号扩展之后左移2位再相加。为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将offset放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。 else pc ←pc + 4 （18）bltz rs, offset
else pc ←pc + 4。 ==>跳转指令 说明：由于MIPS32的指令代码长度占4个字节，所以指令地址二进制数最低2位均为0，将指令地址放进指令代码中时，可省掉！这样，除了最高6位操作码外，还有26位可用于存放地址，事实上，可存放28位地址，剩下最高4位由pc+4最高4位拼接上。 ==> 停机指令 功能：停机；不改变PC的值，PC保持不变。 ==>调用子程序指令 地址设置；子程序返回，需用指令jr $31。跳转地址的形成同j addr 指令。 增加实现以下指令功能操作。本次实验中需要实现运算操作的溢出判断：ALU运算操作溢出时，ALU需给出一位溢出信号（部分指令可能需要用到该信号。对于溢出发生时，需要能检测识别出，且不写回溢出错误结果，但不需要设计异常处理功能）。需设计的指令与格式如下，指令的具体描述和功能以mips官方文档为准： 三.实验原理 多周期CPU指的是将整个CPU的执行过程分成几个阶段，每个阶段用一个时钟去完成，然后开始下一条指令的执行，而每种指令执行时所用的时钟数不尽相同，这就是所谓的多周期CPU。CPU在处理指令时，一般需要经过以下几个阶段： (1) 取指令(IF)：根据程序计数器pc中的指令地址，从存储器中取出一条指令，同时，pc根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入pc，当然得到的“地址”需要做些变换才送入pc。 (2) 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。 (3) 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。 (4) 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给
《计算机组成原理》 试验报告 班级 学号 姓名 指导教师
第一章系统概述 1.1 DJ-CPTH简介 DJ-CPTH型计算机组成原理实验系统<以下简称系统>，是由江苏启东市东疆计算机有限公司结合国内同类产品的优点，最新研制开发的超强型实验计算机装置<以下简称模型机>。该系统采用单片机管理和EDA控制技术，自带键盘和液晶显示器，支持脱机和联PC机两种工作模式，运用系统监控和数码管等实时监视，全面动态管理模型机的运行和内部资源。模型机软硬件配置完整，支持8位字长的多种寻址方式，指令丰富，系统支持RS-232C串行通讯，并配有以win98/2000/XP为操作平台的动态跟踪集成调试软件，示教效果极佳，特别适用于计算机组成原理课程的教学与实验。 1.2 DJ-CPTH特点 1、采用总线结构 总线结构的计算机具有结构清晰，扩展方便等优点。DJ-CPTH实验系统使用三组总线即地址总线ABUS、数据总线DBUS、指令总线IBUS和控制信号，CPU、主存、外设和管理单片机等部件之间通过外部数据总线传输，CPU内部则通过内部数据总线传输信息。各部件之间，通过三态缓冲器作接口连接，这样一方面增强总线驱动能力，另一方面在模型机停机时，三态门输出浮空，能保证不管模型机的CPU 工作是否正常，管理单片机总能读/写主存或控存。 2、计算机功能模块化设计 DJ-CPTH为实验者提供运算器模块ALU，众多寄存器模块（A，W，IA ，ST，MAR，R0…R3等），程序计数器模块PC，指令部件模块IR，主存模块EM，微程序控制模块〈控存〉uM，微地址计数器模块UPC，组合逻辑控制模块及I/O等控制模块。各模块间的电源线、地线、地址总线和数据总线等已分别连通，模块内各芯片间数据通路也已连好，各模块的控制信号及必要的输出信号已被引出到主板插孔，供实验者按自己的设计进行连接。 3、智能化控制 系统在单片机监控下，管理模型机运行和读写，当模型机停机时，实验者可通过系统键盘，读写主存或控存指定单元的内容，使模型机实现在线开发。模型机运行时，系统提供单步一条微指令（微单步）、单步一条机器指令（程单步），连续运行程序及无限止暂停等调试手段，能动态跟踪数据，流向、捕捉各种控制信息，实时反映模型机现场，使实验者及时了解程序和微程序设计的正确性，便以修改。 4、提供两种实验模式 ①手动运行“Hand……”：通过拨动开关和发光二极管二进制电平显示，支持最底层的手动操作方式的输入/输出和机器调试。 ②自动运行：通过系统键盘及液晶显示器或PC机，直接接输入或编译装载用户程序<机器码程序和微程序>，实现微程序控制运行，运用多种调试手段运行用户程序，使实验者对计算机组成原理一目了然。 5、开放性设计 运算器采用了EDA技术设计，随机出厂时，已提供一套已装载的方案，能进行加、减、与、或、带进位加、带进位减、取反、直通八种运算方式，若用户不满意该套方案，可自行重新设计并通过JTAG 口下载。逻辑控制器由CPLD实现，也可进行重新设计并通过JTAG 口下载。用户还可以设计自己的指令/微指令系统。系统中已带三套指令/微程序系统，用户可参照来设计新的指令/微程序系统。 系统的数据线、地址线、控制线均在总线接口区引出，并设计了40 芯锁进插座，供用户进行RAM、8251、8255、8253、8259等接口器件的扩展实验。 6、支持中断实验 采用最底层的器件设计，让学生可以从微程序层面上学习中断请求、中断响应、中断处理、中断入口地址的产生、中断服务程序及中断返回（RETI）整个过程。 7、支持两种控制器实验 系统提供两种控制器方式，即微程序控制器和组合逻辑控制器。在微程序控制器中，系统能提供在线
湖南师范大学工程与设计学院 计算机组成原理实验报告 姓名： 年级：2014级 专业：计算机科学与技术 学号：2014301850 任课教师：谢锦 开课时间：2015~2016学年第二学期
湖南师范大学工程与设计学院实验数据报告单 实验课程：计算机组成原理 实验题目：基本运算器实验 实验日期：2016年 6月13日 专业：计算机年级：2014级班级:五班姓名： 一.实验目的：1.了解运算器的组成结构 2.掌握运算器的工作原理 二..实验内容： 主要内容：该试验旨在了解运算器内部运算过程及组成结构，并能进行一些简单的数据运算。该实验通过一片CPLD来实现运算器部件的功能，在接好的实验电路上，用CMA软件将数据加载加入内存，最终实现通过设置CON单元的S3、S2、S1、S0以及时序T1、T2、T3、T4的不同值来实现不同的功能。 表现在：用S3、S2、S1、S0的不同值并配合CN的值来实现将寄存器A、寄存器B中的两个数进行逻辑运算、移位运算、算术运算，并且加上时间脉冲的加入，并且能够准确的实现值的输出。 结果体现在：用FC灯亮表示有进位，FZ灯亮表示零标志，D7…D0灯显示通过运算后得出来的值。 三.实验原理图： 图一（运算器原理图）
四.实验数据与分析： 0000：功能是F＝A（直通），因为A=65,所以F＝65,且没有进位，标志位也没有变化，所以FC=0,FZ=0. 0001: 功能是F=B （直通），因为A=A7,所以F＝A7,且没有进位，标志位也没有变化，所以FC=0,FZ=0. 0010: 功能是F＝AB,也就是A与B的逻辑与，所以F=25, 且没有进位，标志位也没有变化，所以FC=0,FZ=0. 0011：功能是F=A+B,也就是A与B的逻辑或，所以F=E7, 且没有进位，标志位也没有变化，所以FC=0,FZ=0. 0100: 功能是F=/A， 0101：功能是F=A不带进位循环右移B(取低三位)位。 0110：功能是当CN=0时，F=A逻辑右移一位；当CN=1时，F=A带进位逻辑右移一位。 0111：功能是当CN=0时，F=A逻辑左移一位；当CN=1时，F=A带进位逻辑左移一位。 1000：功能是置FC=CN. 1001: 功能是F=A加B 1010: 功能是F=A加B加FC 1011: 功能是F=A减B 1100: 功能是F=A减1 1101：功能是F=A加1 1110：保留 1111：保留 试验数据如下表： 运算类型 A B S3 S2 S1 S0 CN 功能 逻辑运算65 A7 0000 X F= 65 FC= 0 FZ= 0 0001 X F= A7 FC= 0 FZ= 0 0010 X F= 25 FC= 0 FZ= 0 0110 X F= E7 FC= 0 FZ= 0 0100 X F= 9A FC= 0 FZ= 0 移位运算65 A7 0101 X F= CA FC= 0 FZ= 0 0110 0 F= 32 FC= 0 FZ= 0 1 F= B 2 FC= 1 FZ= 0 0111 0 F= CA FC= 0 FZ= 0 1 F= CA FC= 0 FZ= 0 算术运算65 A7 1000 X F= 65 FC= 0 FZ= 0 1001 X F= 0C FC= 1 FZ= 0 05 A7 1010(FC=0) X F= 0D FC= 1 FZ= 0 65 A7 1010(FC=1) X F= 0D FC= 1 FZ= 0 1011 X F= BE FC= 1 FZ= 0 1100 X F= 64 FC= 0 FZ= 0 1101 X F= 66 FC= 0 FZ= 0
计算机组成原理实验指导 实验一运算器实验 一、实验目的 ⒈掌握简单运算器的数据传输方式。 ⒉验证运算功能发生器(74LS181)及进位控制的组合功能。 二、实验要求 完成不带进位及带进位算术运算实验、逻辑运算实验，了解算术逻辑运算单元的运用。 三、实验原理 实验中所用的运算器数据通路如图7-1-1所示。其中运算器由两片74LS181以并/串形式构成8位字长的ALU。运算器的输出经过一个三态门(74LS245)以8芯扁平线方式和数据总线相连，运算器的2个数据输入端分别由二个锁存器(74LS273)锁存，锁存器的输入亦以8芯扁平线方式与数据总线相连，数据开关(INPUT DEVICE)用来给出参与运算的数据，经一三态门(74LS245)以8芯扁平线方式和数据总线相连，数据显示灯(BUS UNIT)已和数据总线相连，用来显示数据总线内容。 图7-1-1 运算器电原理图 图7-1-1中T2、T4为时序电路产生的节拍脉冲信号，通过连接时序启停单元时钟信号“”来获得，剩余均为电平控制信号。进行实验时，首先按动位于本实验装置右中侧的复位按钮使系统进入初始待令状态，在LED显示器闪动位出现“P.”的状态下，按【增
址】命令键使LED显示器自左向右第4位切换到提示符“L”，表示本装置已进入手动单元实验状态，在该状态下按动【单步】命令键，即可获得实验所需的单脉冲信号，而LDDR1、LDDR2、ALU-B、SW-B、S3、S2、S1、S0、CN、M各电平控制信号用位于LED显示器上方的26位二进制开关来模拟，均为高电平有效。 四、实验连线 图7-1-2 实验连线示意图 按图7-1-2所示，连接实验电路： ①总线接口连接：用8芯扁平线连接图7-1-2中所有标明“”或“”图 案的总线接口。 ②控制线与时钟信号“”连接：用双头实验导线连接图7-1-2中所有标明“”或“”图案的插孔（注：Dais-CMH的时钟信号已作内部连接）。 五、实验系统工作状态设定 在闪动的“P.”状态下按动【增址】命令键，使LED显示器自左向右第4位显示提示符“L”，表示本装置已进入手动单元实验状态。 在“L”状态下，如图7-1-3所示系统用位于实验系统“二进制开关单元”的26
目录 一、课程设计目的 (1) 二、课程设计题目 (1) 1、设计一个微程序控制器 (1) 2、设计一个具有带进位加法和立即数寻址方式的模型机 (1) 三、实验设备仪器 (2) 四、微程序控制器 (2) 1、设计目标 (2) 2、实验步骤 (2) 3、运行调试 (2) 五、设计一个具有加法功能和直接寻址方式的模型机 (4) 1、设计目标 (4) 2、指令格式 (4) 3、准备知识 (4) 4、设计微指令 (5) 六、设计一个具有带进位加法和立即数寻址方式的模型机 (9) 1、问题描述 (9) 2、设计目标 (9) 3、指令格式 (9) 4、准备知识 (10) 5、设计微指令 (12) 6、建立联机操作文件 (16) 7、连接实验线路 (17) 8、运行与调试 (17) 七、实验心得与总结 (19) 参考资料 (19)
一、课程设计目的 通过这次课程设计，掌握计算机的基本组成原理，熟悉整套的实验设备系统，并对计算机的各部件的设计、部件间的连接、微程序控制器的设计、微指令和微程序的编制与调试等过程有深入的了解。提高动手能力，实现理论与实践相结合。 二、课程设计题目 1、设计一个微程序控制器 （1）设计内容 设计一个微控制器，使得装载的微程序顺序执行，并有跳转功能。 （2）设计要求 装载的微程序能按照流程图正确执行，并能强制地址转换跳出循环，跳到另一个微程序地址，能在地址总线上显示每一步的微程序地址。 2、设计一个具有带进位加法和立即数寻址方式的模型机 （1）设计内容 设计一台模型计算机，实现下列指令系统，并通过给定的工作程序验证 下述指令系统。 （2）设计要求 本模型机能够实现IN(输入)、ADD(加法)、STA(存数)、OUT(输出)、JMP(无 条件转移)指令系统，并能在数据总线和地址总线上显示正确的数值。
实验四 Cache控制器设计实验 1．实验目的 (1) 掌握Cache控制器的原理及其设计方法。 (2) 熟悉CPLD应用设计及EDA软件的使用。 2．实验设备 PC机一台，TD-CMA实验系统一套。 3．实验原理 本实验采用的地址变换是直接映像方式，这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。其主要原则是：主存中一块只能映像到Cache 的一个特定的块中。 假设主存的块号为B，Cache的块号为b，则它们之间的映像关系可以表示为： b = B mod Cb 其中，Cb是Cache的块容量。设主存的块容量为Mb，区容量为Me，则直接映像方法的关系如图4-1所示。把主存按Cache的大小分成区，一般主存容量为Cache容量的整数倍，主存每一个分区内的块数与Cache的总块数相等。直接映象方式只能把主存各个区中相对块号相同的那些块映像到Cache中同一块号的那个特定块中。例如，主存的块0只能映像到Cache 的块0中，主存的块1只能映像到Cache的块1中，同样，主存区1中的块Cb（在区1中的相对块号是0） 区0 区1 区M e-1 主存储器 图4-1 直接相联映像方式 也只能映像到Cache的块0中。根据上面给出的地址映像规则，整个Cache地址与主存地址的低位部分是完全相同的。 直接映像方式的地址变换过程如图4-2所示，主存地址中的块号B与Cache地址中的块号b是完全相同的。同样，主存地址中的块内地址W与Cache地址中的块内地址w也是完全相同的，主存地址比Cache地址长出来的部分称为区号E。
区表存储器 图4-2 直接相联地址变换 在程序执行过程中，当要访问Cache 时，为了实现主存块号到Cache 块号的变换，需要有一个存放主存区号的小容量存储器，这个存储器的容量与Cache 的块数相等，字长为主存地址中区号E 的长度，另外再加一个有效位。 在主存地址到Cache 地址的变换过程中，首先用主存地址中的块号去访问区号存储器（按地址访问）。把读出来的区号与主存地址中的区号E 进行比较，根据比较结果和与区号在同一存储字中的有效位情况作出处理。如果区号比较结果相等，有效位为‘1’，则Cache 命中，表示要访问的那一块已经装入到Cache 中了，这时Cache 地址（与主存地址的低位部分完全相同）是正确的。用这个Cache 地址去访问Cache ，把读出来的数据送往CPU 。其他情况均为Cache 没有命中，或称为Cache 失效，表示要访问的那个块还没有装入到Cache 中，这时，要用主存地址去访问主存储器，先把该地址所在的块读到Cache 中，然后CPU 从Cache 中读取该地址中的数据。 本实验要在 CPLD 中实现Cache 及其地址变换逻辑（也叫Cache 控制器），采用直接相联地址变换，只考虑CPU 从Cache 读数据，不考虑CPU 从主存中读数据和写回数据的情况，Cache 和CPU 以及存储器的关系如图4-3所示。 图4-3 Cache 系统图 Cache 控制器顶层模块如图4-4所示，主存地址为A7…A0,共8位，区号E 取3位，这样Cache 地址还剩5位，所以Cache 容量为32个单元，块号B 取3位，那么Cache 分为8块，块内地址W 取2位，则每块为4个单元。图4-4中，WCT 为写Cache 块表信号，CLR 为系统总清零信号，A7…A0为CPU 访问内存的地址，M=0为Cache 失效信号，CA4…CA0为Cache 地址，MD7…MD0为主存送Cache 的数据，D7…D0为Cache 送CPU 数据，T2为系统时钟，RD 为CPU 访问内存读信号，LA1和LA0为块内地址。
计算机科学技术系王玉芬2012年11月3日
基础实验部分该篇章共有五个基础实验组成，分别是： 实验一运算器实验 实验二存储器实验 实验三数据通路组成与故障分析实验 实验四微程序控制器实验 实验五模型机CPU组成与指令周期实验
实验一运算器实验 运算器又称作算术逻辑运算单元（ALU），是计算机的五大基本组成部件之一，主要用来完成算术运算和逻辑运算。 运算器的核心部件是加法器，加减乘除运算等都是通过加法器进行的，因此，加快运算器的速度实质上是要加快加法器的速度。机器字长n位，意味着能完成两个n位数的各种运算。就应该由n个全加器构成n位并行加法器来实现。通过本实验可以让学生对运算器有一个比较深刻的了解。 一、实验目的 1．掌握简单运算器的数据传输方式。 2．掌握算术逻辑运算部件的工作原理。 3. 熟悉简单运算器的数据传送通路。 4. 给定数据，完成各种算术运算和逻辑运算。 二、实验内容： 完成不带进位及带进位的算术运算、逻辑运算实验。 总结出不带进位及带进位运算的特点。 三、实验原理： 1.实验电路图
图4-1 运算器实验电路图
2.实验数据流图 图4-2 运算器实验数据流图 3.实验原理 运算器实验是在ALU UNIT 单元进行；单板方式下，控制信号，数据，时序信号由实验仪的逻辑开关电路和时序发生器提供，SW7－SW0八个逻辑开关用于产生数据，并发送到总线上；系统方式下，其控制信号由系统机实验平台可视化软件通过管理CPU 来进行控制，SW7－SW0八个逻辑开关由可视化实验平台提供数据信号。 （1）DR1，DR2：运算暂存器， （2）LDDR1：控制把总线上的数据打入运算暂存器DR1，高电平有效。 （3）LDDR2：控制把总线上的数据打入运算暂存器DR2，高电平有效。 （4）S3，S2，S1，S0：确定执行哪一种算术运算或逻辑运算（运算功能表见附录1或者课本第49页）。 （5）M ：M ＝0执行算术操作；M ＝1执行逻辑操作。 （6）/CN ：/CN ＝0表示ALU 运算时最低位加进位1；/CN ＝1则表示无进位。 （7）ALU －BUS ：控制运算器的运算结果是否送到总线BUS ，低电平有效。 （8）SW －BUS ：控制8位数据开关SW7－SW0的开关量是否送到总线，低电平有效。 四、实验步骤： 实验前首先确定实验方式（是手动方式还是系统方式），如果在做手动方式实验则将方式选择开关置手动方式位置（31个开关状态置成单板方式）。实验箱已标明手动方式和系统方式标志。所有的实验均由手动方式来实现。如果用系统方式，则必须将系统软件安装到系统机上。将方式标志置系统模式位置。学生所做的实验均在系统机上完成。其中包括高 ALU DR1 DR2 LDDR1 T4 LDDR2 T4 S1 S2 M0 S0 CN S3
实验一系统认识实验 1. 实验目的 (1) 建立对计算机组成及其原理的基本认识； (2) 熟悉实验箱的构成； (3) 熟悉联机软件CMA的使用。 2. 实验设备 TD-CMA 教学实验系统一套，PC机一台。 3. 实验原理 3.1 计算机系统的基本组成 一个完整的计算机系统是由硬件系统和软件系统两部分组成的，二者是一个有机的整体，必须协同工作才能发挥计算机的作用。 3.1.1 数字计算机的组成 一台典型的数字计算机是由五大部分组成的，即运算器、存储器、控制器、输入设备和输出设备。其基本硬件结构图如图1-1所示。 图1-1 数字计算机的基本硬件结构图 运算器：是用来进行算术和逻辑运算的部件。它由算术逻辑部件(ALU)和若干通用寄存器组成。它的主要功能是进行加、减、乘、除等算术运算和实现“与”、“或”、“非”等逻辑运算。 存储器：用来存放程序和数据的部件。它以单元为单位线性编址，按地址读／写其单元。 输入／输出设备：计算机由输入设备接受外部信息，通过输出设备将信息送往外部。
控制器：负责协调上述部件的操作，发出控制命令，是计算机的指挥中心。它从存储器中取出指令，进行分析，然后发出由该指令规定的一系列微操作命令，通过控制所有其他部件来完成指令规定的功能。 通常，又把运算器和控制器合在一起称为中央处理器，即CPU。 由图1－1可以看出，在计算机中，基本上有两股信息在流动：一种为数据信息流，即各种原始数据、中间结果、程序等；而另一股为控制信息流，即由控制器发出的一系列微命令序列，用来控制装置的启动或停止，控制运算器按一定的步骤进行各种运算和处理，控制存储器进行读／写，控制输出设备输出结果等。 3.1.2 数字计算机的工作原理 虽然计算机技术已经发展了几十年，计算机体系结构也发生了许多演变，但计算机一般还是基于冯·诺依曼原理来工作的。 冯·诺依曼机的主要特点如下： (1)计算机由运算器、控制器、存储器、输入设备和输出设备五大部件构成； (2)用二进制码表示指令和数据； (3)采用存储程序的工作方式。 冯·诺依曼计算机的工作方式，可称为控制流(指令流)驱动方式。在这种方式下，按照指令执行的序列，依次读取指令并根据所含有的控制信息调用数据进行处理。因此，在执行的过程中，始终以控制信息流为驱动工作因素，而数据信息流则是被动地被调用处理。 为了对指令流进行控制，通过设置一个程序计数器(PC：Program Counter)来存放下一次将被执行的指令所在单元的地址。对于顺序执行的程序，每取出一条指令后PC的内容就自动加1。当程序发生分支转向时，就将转向去的地址送入PC中，以便按转向地址读取后续指令。所以，PC就可正确地指示并控制指令序列的执行顺序。 3.2 教学实验系统简介 3.2.1 系统功能特点 (1)结构清晰的单元式实验电路，可构造出不同结构及不同复杂程度的原理性计算机； (2)对实验设计具有完全的开放性，增强学生综合设计能力； (3)通用逻辑器件和大规模可编程逻辑器件相结合，可面向不同层次的学生； (4)具有实时调试功能的图形方式操作界面，也可用于多媒体辅助教学； (5)多种输入／输出方式及逻辑信号测量功能，实验操作及观察更容易； (6)实验电路具有实时在线检测功能，便于检查接线错误； (7)提供微程序控制器和组合逻辑控制器两种控制方式； 3.2.2 系统布局
2、实验步骤：形成时钟脉冲信号T3。根据“2.3.7—10)〞，时序电路的开关设置为：STOP=RUN、STEP=STEP 发单脉冲STOP=RUN、STEP=EXEC(STEP=0) 发连续脉冲连线ADDRESS UNIT的LDAR〔单针〕与SWITCH UNIT的LDAR〔双针〕的连接；MAIN MEM单元的A7～A0与EXT BUS单元的AD0～AD7的连接〔高、低位穿插连接〕写存储器：写地址、写数据。读存储器写地址、读存储器。
(3) 写存储器给存储器的00、01、02、03、04 地址单元中分别写入数据11、12、13、14、15。由上面的存储器实验原理图看出，由于数据和地址全由一个数据开关来给出，这就要分时地给出。下面的写存储器要分两个步骤，第一步写地址，先关掉存储器的片选〔CE=1〕，翻开地址锁存器门控信号〔LDAR=1〕，翻开数据开关三态门〔SW-B=0〕，由开关给出要写存储单元的地址，按动START 产生T3 脉冲将地址打入到地址锁存器，第二步写数据，关掉地址锁存
器门控信号〔LDAR=0〕，翻开存储器片选，使处于写状态〔CE=0，WE=1〕，由开关给出此单元要写入的数据，按动START 产生T3 脉冲将数据写入到当前的地址单元中。写其它单元依次循环上述步骤。写存储器流程如下：〔以向00 号单元写入11 为例〕 (4) 读存储器依次读出第00、01、02、03、04 号单元中的内容，观察上述各单元中的内容是否与前面写入的一致。同写操作类似，读每个单元也需要两步，第一步写地址，先关掉存储器的片选〔CE=1〕，翻开地址锁存器门控信号〔LDAR=1〕，翻开数据开关三态门〔SW-B=0〕，由开关给出要写存储单元的地址，按动START 产生T3 脉冲将地址打入到地址锁存器；第二步读存储器，关掉地址锁存器门控信号〔LDAR=0〕，关掉数据开关三态门〔SW-B=1〕，片选存储器，使它处于读状态〔CE=0，WE=0〕，此时数据总线上显示的数据即为从存储器当前地址中读出的数据内容。读其它单元依次循环
计算机组成原理实验指导 （学生用书） 天津城建学院计算机系 2003年9月
第一节 TEC—4计算机组成原理实验系统 TEC—4计算机组成原理实验系统由北京邮电大学计算机学院、清华同方教学仪器设备公司、深圳拓普威电子技术有限公司联合研制。它是一个8位计算机模型实验系统，可用于大专、本科、硕士研究生计算机组成原理课程、计算机系统结构课程的教学实验，对提高学生的动手能力、提高学生对计算机整体和各组成部分的理解、提高学生的计算机系统综合设计能力都会有很大帮助。 一、TEC—4计算机组成原理实验系统特点 1．计算机模型简单、实用，运算器数据通路、控制器、控制台各部分划分清晰。 2．计算机模型采用了数据总线和指令总线双总线体制，能够实现流水控制。 3．控制器有微程序控制器或者硬布线控制器两种类型，每种类型又有流水和非流水两种方案。 4．寄存器堆由1片ispLSI1016组成，运算器由1片ispLSI1024组成，设计新颖。 5．实验台上包括了1片在系统编程芯片ispLSI1032，学生可用它实现硬布线控制器。 6．该系统能做运算器组成、双端口存储器、数据通路、微程序控制器、中断、CPU组成与机器指令执行、流水微程序控制器、硬布线控制器、流水硬布线控制器等多种实验。 7．电源部分采用模块电源，重量轻，具有抗电源对地短路能力。 8．采用自锁紧累接接线方式，接线可靠。 二、TEC—4计算机组成原理实验系统的组成 TEC—4计算机组成原理实验系统由下述六部分组成： 1．控制台 2．数据通路 3．控制器 4．用户自选器件试验区 5．时序电路 6．电源部分 下面分别对各组成部分予以介绍。 三、电源 电源部分由一个模块电源、一个电源插座、一个电源开关和一个红色指示灯组成。电源模块通过四个螺栓安装在实验台下面。它输出+5V电压，最大负载电流3安培,内置自恢复保险功能,具有抗+5V对地短路能力。电源插座用于接交流220伏市电，插座内装有保险丝。电源开关用于接通或者断开交流220伏市电。当电源模块输出+5V时，点亮+5V红色指示灯。 四、时序发生器 时序发生器产生计算机模型所需的时序。时序电路由一个1MHz晶体振荡器、2片GAL22V10（U6和U7）组成，位于控制存储器的右边。根据本机设计，执行一条微指令需要4个时钟周期T1、T2、T3、T4，执行一条指令通常需要取指、送操作数、运算、写结果四个节拍，因此本机的基本时序如下：