等精度数字频率计设计设计
东华理工大学毕业设计（论文）摘
要
毕业设计（论文）
题目：等精度数字频率计的设计Title: Equal Precision Frequency Meter Plan
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摘要
频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。本课题的等精度数字频率计设计，采用当今电子设计领域流行的EDA 技术，以CPLD为核心，配合AT89C51单片机，采用多周期同步测频原理，实现了0.1Hz-50MHz信号频率的等精度频率测量，此外，该系统还可以测方波信号宽度及高、低电平的占空比。
基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于CPLD 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。
设计中用一块复杂可编程逻辑器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在Quartus II 平台上，用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真和下载。用AT89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。系统将单片机AT89C51的控制灵活性及CPLD芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。
关键词等精度测量；单片机；频率计；闸门时间
东华理工大学毕业设计（论文） ABSTRACT
ABSTRACT
In the field of electronic measurement, the frequency checking is one of mostfundamental and critically important measuring methods. Because frequency signal, whichis easily transported, has strong resistance to the disturbance and can be measured withhigh precision, research on the method by measuring frequency have more and moresignificance in the real application. Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the CPLD digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision.
During the design, a chip EPM7128SLC84_1 S in CPLD fulfills timing logic control and count function. Under the flat of Quartus II，through VHDL language CPLD software design } compilation } debug, simulation and download can be carried out. By use of the AT89C51 single chip computer as the main controlling parts, the AT89C51 realizes test signal control keyboard scan and output display of LED.
The system combines the control flexibility of AT89C51 with programmable performance of CPLD，so not only can it shorten the period of the development and research，but also has the advantages of compact structure little volume high reliability wide scope and high precision.
Keywords：Precision survey; monolithic integrated circuit; frequency meter, strobe tim
目录
摘要............................................................ I ABSTRACT...................................................... I I 第一章绪论. (1)
1.1背景 (1)
1.2研究内容及相关技术 (1)
1.3测量原理 (2)
第二章总体设计思路 (3)
2.1多周期同步测量方法 (3)
2.2等精度测量原理 (3)
2.3设计要求 (6)
第三章硬件电路设计 (6)
3.1系统顶层电路设计 (6)
3.2设计总体思路及原理 (7)
3.2.1 CPLD的结构与功能介绍 (7)
3.3等精度数字频率计项目设计方案 (7)
3.3.1等精度数字频率计的设计 (7)
3.3.2等精度数字频率计主要由以下几个部分组成 (8)
3.3.3系统的基本工作方式如下 (9)
3.3.4 CPLD/FPGA测频专用模块的VHDL程序设计 (9)
3.4单片机主控模块 (15)
3.4.1 AT89C51单片机性能 (15)
3.4.2单片机控制电路 (17)
3.5输入信号整形模块 (19)
3.6外围电路设计 (19)
3.6.1键盘接口电路 (19)
3.6.2显示电路 (20)
3.6.3电源模块 (21)
3.6.4其它电路 (21)
第四章软件部分 (22)
4.1Q UARTUS II概述 (22)
4.2Q UARTUS II使用VHDL实现系统功能的全过程 (23)
4.2.1电子系统的设计方法 (23)
4.2.2“自顶向下”与“自底向上”的设计方法 (24)
4.2.3 VHDL语言简介 (25)
4.2.4本系统CPLD模块的顶层设计 (26)
3.4单片机的汇编语言编程 (26)
4.4.1单片机主程序 (26)
4.4.2测频、测周期、测脉宽及测占空比子程序 (27)
第五章实验测试及误差分析 (29)
5.1实验测试及误差分析 (29)
5.1.I实验测试的方法 (29)
5.1.2系统的硬件验证 (29)
5.1.3误差分析 (29)
第六章实验仿真结果 (31)
6.1硬件试验情况 (31)
6.2仿真结果 (31)
第七章设计总结 (33)
致谢 (34)
附录参考文献 (35)
第一章绪论
1.1背景
频率的概念就是1S时间内被测信号的周期个数，最直接的测量方法就是单位时间内计数法，这种方法比较适合高频测量。低频通常用测周期法。这两种方法的测量精度不固定，与被测信号的范围相关。
等精度频率测量法融合以上两种方法的优点，可兼顾低频与高频信号;但较以上两种方法而言，等精度频率测量有较高的测量精度，且误差不会随着被测信号频率的改变而改变。
测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利用等精度的测频原理，保证了整个测试范围内恒定的测试精度。
伴随着我国航空航天、电子、自动化测量、测控等领域的高速发展，对信号的测量也越来越多的，应用在以上的各个领域。而且随着小数点后面数字的不断增多，对被测信号的精度的要求也随之提高。等精度数字频率计就是为满足以上要求应运而生的高科技产物。
1.2研究内容及相关技术
●CPLD的原理、开发步骤
●基于Quartus II和VHDL的自顶向下，模块
化的数字电子系统开发
●CPLD与单片机、DSP等器件的协作开发技术●等精度数字频率计原理与设计
该测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的EDA技术及
自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的AT89C51单片机和具有内部结构重组、现场可编程的CPLD芯片完美的相结合起来，实现了对0. 1Hz-70MHz信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而使系统研制周期大大缩短，产品的性能价格比较高。CPLD芯片采用流行的VHDL语言编程，并在Quartus II设计平台上实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开启和关闭，从而进一步提高了测量精度。该数字频率计的设计及实现也具有良好的应用价值和推广前景。后面几章将对系统的软硬件设计进行详细论述。
1.3测量原理
传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频
率可表示为f=N/T，其原理框图见图1-1。这种测量方式的精度随被测信号频率的变
化而变化。
图1-1 传统测频原理框图
当方波预置门控信号由低变为高电平时，经整形后的被测信号上升一沿启动D触发器，由D 触发器的R端同时启动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被测信号使可控计数器同时关闭。设FX为整形后的被测信号，FS为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为Nx,基准频率计数值为Ns，则有:
FX= (FS/Ns) Nx
第二章总体设计思路
2.1多周期同步测量方法
等精度测量就是多周期同步测量法的一种衍生。多周期同步测量法是在直接
测频的基础上发展起来的，在目前的测频系统中得到越来越广泛的应用。多周期同步测量原理框图如图1-1所示。首先被测信号f
x
从输入通道进入闸门A，标
准信号f
通过时基选择进入闸门B，被测信号在同步逻辑控制电路的作用下，产
生一个与被测信号同步的闸门信号。当实际闸门打开时间控制为T
r
时，即闸门A、
B被同时打开T时间，这时，计数器A和计数器B同时分为对f
x 和f
的周期数
进行累加计数。在T时间内，若计数器A的累计数为Na，计数器B的累计数为
N
b
，则N a=T r*f x和N b=T r*f0，因此可以计算出被测频率f x=f0(N a/N b)。
图2-1 等精度测量原理图
由此可见，多周期同步法测频技术的实际闸门时间T r不是固定的值，而是被测信号周期的整数倍，计数器A的计数脉冲与闸门A的开、闭是完全同步的，因而不存在+1个
2.2等精度测量原理
图2-2等精度数字频率计原理图
在图中，预置门控信号是宽度为T pr的一个脉冲，CNT1和CNT2是两个可控的计数器。标准频率信号从CNT1的时钟输入端CLK输入，其频率为f s，经整形后的被测信号从CNT2的时钟输入端CLR输入，设其实际频率为f x。当预置门控信号为高时，经整形后的被测信号的上升沿通过D触发器的Q端同时启动计数器CNT1和CNT2。 CNT1和CNT2分别对被测信号(频率为f x)和标准频率信号(频率为f s)同时计数。当预置门信号为低电平时。随后而至的被测信号的上升沿将使两个计数器同时关闭。设在一次预置门时间T pr内对被测信号的计数值为N x，对标准信号的计数值为从，则下式成立:
则计数结束后由CNT1和CNT2输出的计数值，根据上式的等精度测量公式即可计算出被测信号的频率。
由上述可见，等精度测频法具有以下三个特点:(I)相对测量误差与被测频率的高低无关;(2)增大T pr或f s可以增大N s，减少测量误差，提高测量精度;(3)铡量精度与预置门宽度和标准频率有关，与被测信号的频率无关，在预置门和常规侧频闸门时间相同而被侧信号频率同的情况下，等精度测量法的测量精度不变。保证了测量的精度。
2.3设计要求
(1) 对于频率测试功能，测频范围为0.1 Hz～50 MHz；对于测频精度，测频全域相对误差恒为百万分之一。
(2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。
(3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。
(4) 对于占空比测试功能，测试精度为1%～99%。
第三章硬件电路设计
3.1系统顶层电路设计
等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图2-1所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出;CPLD/FPGA完成各种测试功能:键盘控制命令通过一片74LS165并入串出移位寄存器读入单片机，实现测频、测脉宽及测占空比等功能，单片机从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果:显示器电路采用七段LED动态显示，由8个芯片
74LS164分别驱动数码管。
图3-1 系统顶层框图
系统的基本工作方式如下:
（1）P0口是单片机与CPLD的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换;P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键:占空比、脉宽、周期、频率和复位。
（2）显示电路由8个数码管组成:7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。
（3）测频标准频率50MHz信号由晶体振荡源电路提供。待测信号经放大整形后输入CPLD/FPGA的TCLK。
3.2设计总体思路及原理
3.2.1 CPLD的结构与功能介绍
可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。
该测频系统选用的CPLD器件是ALTERA公司所生产的MAX 7000系列中的EPM7128SLC84-15。它是在ALTERA公司的第二代MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM7128SLC84-15包含128个宏单元，每16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。
EPM7128SLC84-15的结构框图中逻辑阵列块(LAB)由16个宏单元(Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列(PTA)互相连按;宏单元(Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成:可编程互连阵列(PTA)是一种可编程全局总线，连接着器件中的任何曰信号起源和信号目的地，使信号可以通过整个器件，且PTA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测;I/0控制块(I/0 Control Block)允许每一个1/0管脚可以被单独的配置为输入、输出、双向管脚，且所有工/0引脚都有一个三态缓冲器。
3.3 等精度数字频率计项目设计方案
3.3.1等精度数字频率计的设计
等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图3-3所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功
能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。
等精度频率计测试模块DJDPLJ.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DJDPLJ IS
PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC;
START, CLRTRIG, FSTD, TF: IN STD_LOGIC;
SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
EEND: OUT STD_LOGIC; --CPBZ
ENDD: OUT STD_LOGIC);
END ENTITY DJDPLJ;
ARCHITECTURE ART OF DJDPLJ IS
COMPONENT FIN IS --自校/测试频率选择模块例化
PORT(CHKF, FIN, CHOIS: IN STD_LOGIC;
FOUT: OUT STD_LOGIC);
END COMPONENT FIN;
COMPONENT CONTRL IS --测频、周期控制模块例化
PORT(FIN, START, CLR, FSD: IN STD_LOGIC;
CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC);
END COMPONENT CONTRL;
3.3.2等精度数字频率计主要由以下几个部分组成
（1）信号整形电路。用于对待侧信号进行放大和整形，以便作为PLD器件的属于信号。
（2）测频电路。测频电路是测频的核心电路模块，可以由FPGS等PLD器件担任。
（3）单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处理。安排单片机的P0口直接读取测试数据，P2口向FPGA发控制命令。
（4）100MHZ的标准频率信号源。本模块采用高频稳定度和高精度度的晶振作为标准频率发生器，产生100MHZ的标准频率信号直接进入FPGA。
（5）键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。
（6）数码显示模块。可以用7个数码管显示测试结果，最高可表达百万分之一的精度。考虑到提高单片机I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。
3.3.3系统的基本工作方式如下
(1) P0口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换；P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键：占空比、脉宽、周期、频率和复位。
(2) 7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。
(3) BCLK为测频标准频率50 MHz信号输入端，由晶体振荡源电路提供。（4）待测信号经放大整形后输入CPLD/FPGA的TCLK。
3.3.4 CPLD/FPGA测频专用模块的VHDL程序设计
利用VHDL设计的测频模块逻辑结构如图2-3所示，其中有关的接口信号规定如下：
(1) TF(P2.7)：TF=0时等精度测频；TF=1时测脉宽。
(2) CLR/TRIG(P2.6)：当TF=0时系统全清零功能；当TF=1时CLRTRIG 的上跳沿将启动CNT2，进行脉宽测试计数。
(3) ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1计数结束。
(4) CHOICE(P3.2)：自校/测频选择，CHOICE=1测频；CHOICE=0自校。
(5) START(P2.5)：当TF=0时，作为预置门闸，门宽可通过键盘由单片机控制，START=1时预置门开；当TF=1时，START有第二功能，此时，当START=0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。
(6) EEND(P2.3)：等精度测频计数结束状态信号，EEND=0时计数结束。
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
1 #include 长安大学 电子技术课程设计 数字频率计的设计 专业： 班级： 姓名 指导教师： 日期： 目录 引言 第一章系统概述 一、设计方案的选择 1、计数法 2、计时法 二、整体框图及原理 第二章单元电路设计 一、放大电路设计 二、闸门电路设计 三、时基电路设计 四、控制电路设计 五、报警电路设计 六、整体电路图 七、整机元件清单 第三章设计小结 一、设计任务完成情况 二、问题及改进 三、心得体会 鸣谢 附录 引言 题目：数字频率计的设计 初始条件： 本设计可以使用在数模电理论课上学过或没学过的集成器件和必要的门电路构建简易频率计，用数码管显示频率计数值。 要求完成的主要任务： ①设计一个频率计。要求用4位7段数码管显示待测频率，并用发光二极管表示单位。 ②测量频率的范围：100hz—100khz。 ③测量信号类型：正弦波和方波。 ④具有超量程报警功能。 摘要： 本次课程设是基于TTL系列芯片的简易数字频率计,数字频率计应用所学的数字电路和模拟电路的知识进行设计。在设计过程中，所有电路仿真均基于Multisim仿真软件。本课程设计介绍了简易频率计的设计方案及其基本原理，并着重介绍了频率计各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是性能测试，这部分用于测试设计是否符合任务要求。三是是对本次课程设计的总结。 关键字：频率计、TTL芯片、时基电路、逻辑控制、分频、计数、报警 第一章系统概述 一、设计方案的选择 信号的频率就是信号在单位时间内所产生的脉冲个数，其表达式为f=N/T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1s内记录1000个脉冲，则被测信号的频率为1000HZ。测量频率的基本方法有两种：计数法和计时法，或称测频法和测周期法。 1、计数法 计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法，如果闸门打开的时间为T，计数器得到的计数值为N1，则被测频率为f=N1/T。改变时间T，则可改变测量频率范围。如图（1-1-1） 计数值N1 被测信号 标准闸门 T 图 1-1-1 测频法测量原理 设在T期间，计数器的精确计数值应为N,根据计数器的计数特性可知，N1的绝对误差是N1=N+1,N1的相对误差为δN1=(N1-N)/N=1/N。由N1的相对误差可知，N的数值愈大，相对误差愈小，成反比关系。因此，在f以确定的条件下，为减少N的相对误差，可通过增大T的方法来降低测量误差。当T为某确定值时（通常取1s），则有f1=N1,而f=N，故有f1的相对误差：δf1=(f1-f)/f=1/f 从上式可知f1的相对误差与f成反比关系，即信号频率越高，误差越小；而信号频率越低，则测量误差越大。因此测频法适合用于对高频信号的测量，频率越高，测量精度也越高。 2015 年全国大学生电子设计竞赛 全国一等奖作品 设计报告部分错误未修正，软 件部分未添加 竞赛选题：数字频率计（F 题） 摘要 本设计选用FPGA 作为数据处理与系统控制的核心，制作了一款超高精度的数字频率计，其优点在于采用了自动增益控制电路（AGC）和等精度测量法，全部电路使用PCB 制版，进一步减小误差。 AGC 电路可将不同频率、不同幅度的待测信号，放大至基本相同的幅度，且高于后级滞回比较器的窗口电压，有效解决了待测信号输入电压变化大、频率范围广的问题。频率等参数的测量采用闸门时间为1s 的等精度测量法。闸门时间与待测信号同步，避免了对被测信号计数所产生±1 个字的误差，有效提高了系统精度。 经过实测，本设计达到了赛题基本部分和发挥部分的全部指标，并在部分指标上远超赛题发挥部分要求。 关键词：FPGA 自动增益控制等精度测量法 目录 1. 系统方案 1.1. 方案比较与选择 宽带通道放大器 方案一：OPA690 固定增益直接放大。由于待测信号频率范围广，电压范围大，所以选用宽带运算放大器OPA690，5V 双电源供电，对所有待测信号进行较大倍数的固定增益。对于输入的正弦波信号，经过OPA690 的固定增益，小信号得到放大，大信号削顶失真，所以均可达到后级滞回比较器电路的窗口电压。 方案二：基于VCA810 的自动增益控制（AGC）。AGC 电路实时调整高带宽压控运算放大器VCA810 的增益控制电压，通过负反馈使得放大后的信号幅度基本保持恒定。 尽管方案一中的OPA690 是高速放大器，但是单级增益仅能满足本题基本部分的要求，而在放大高频段的小信号时，增益带宽积的限制使得该方案无法达到发挥部分在频率和幅度上的要求。 方案二中采用VCA810 与OPA690 级联放大，并通过外围负反馈电路实现自动增益控制。该方案不仅能够实现稳定可调的输出电压，而且可以解决高频小信号单级放大时的带宽问题。因此，采用基于VCA810 的自动增益控制方案。 正弦波整形电路 方案一：采用分立器件搭建整形电路。由于分立器件电路存在着结构复杂、设计难度大等诸多缺点，因此不采用该方案。 方案二：采用集成比较器运放。常用的电压比较器运放LM339 的响应时间为1300ns，远远无法达到发挥部分100MHz 的频率要求。因此，采用响应时间为4.5ns 的高速比较器运放TLV3501。 主控电路 方案一：采用诸如MSP430、STM32 等传统单片机作为主控芯片。单片机在现实中与FPGA 连接，建立并口通信，完成命令与数据的传输。 方案二：在FPGA 内部利用逻辑单元搭建片内单片机Avalon，在片内将单片机和测量参数的数字电路系统连接，不连接外部接线。 在硬件电路上，用FPGA 片内单片机，除了输入和输出显示等少数电路外，其它大部分电路都可以集成在一片FPGA 芯片中，大大降低了电路的复杂程度、减小了体积、电路工作也更加可靠和稳定，速度也大为提高。且在数据传输上方便、简单，因此主控电路的选择采用方案二。 《综合课程设计》 一．数字频率计的设计 姓名：万咬春学号2005142135 一、课程设计的目的 通过本课程设计使学生进一步巩固光纤通信、单片机原理与技术的基本概念、基本理论、分析问题的基本方法；增强学生的软件编程实现能力和解决实际问题的能力，使学生能有效地将理论和实际紧密结合，拓展学生在工程实践方面的专业知识和相关技能。 二、课程设计的内容和要求 1．课程设计内容 （硬件类）频率测量仪的设计 2．课程设计要求 频率测量仪的设计 要求学生能够熟练地用单片机中定时/计数、中断等技术，针对周期性信号的特点，采用不同的算法，编程实现对信号频率的测量，将测量的结果显示在LCD 1602 上，并运用Proteus软件绘制电路原理图，进行仿真验证。 三．实验原理 可用两种方法测待测信号的频率 方法一：（定时1s测信号脉冲次数） 用一个定时计数器做定时中断，定时1s，另一定时计数器仅做计数器使用，初始化完毕后同时开启两个定时计数器，直到产生1s中断，产生1s中断后立即关闭T0和T1（起保护程序和数据的作用）取出计数器寄存器内的值就是1s内待测信号的下跳沿次数即待测信号的频率。用相关函数显示完毕后再开启T0和T1这样即可进入下一轮测量。 原理示意图如下： 实验原理分析： 1．根据该实验原理待测信号的频率不应该大于计数器的最大值65535，也就是说待测信号应小于65535Hz。 2．实验的误差应当是均与的与待测信号的频率无关。 方法二（测信号正半周期） 对于1：1占空比的方波，仅用一个定时计数器做计数器，外部中断引脚作待测信号输入口，置计数器为外部中断引脚控制（外部中断引脚为“1”切TRx=1计数器开始计数）。单片机初始化完毕后程序等待半个正半周期（以便准确打开TRx）打开TRx，这时只要INTx （外部中断引脚）为高电平计数器即不断计数，低电平则不计数，待信号从高电平后计数器终止计数，关闭TRx保护计数器寄存器的值，该值即为待测信号一个正半周期的单片机机器周期数，即可求出待测信号的周期：待测信号周期T=2*cnt/(12/fsoc) cnt为测得待测信号的一个正半周期机器周期数；fsoc为单片机的晶振。所以待测信号的频率f=1/T。 原理示意图如下： 实验原理分析： 1．根据该实验原理该方法只适用于1：1占空比的方波信号，要测非1：1占空比的方波信号 2．由于有执行f=1/（2*cnt/(12/fsoc)）的浮点运算，而数据类型转换时未用LCD 浮点显示，故测得的频率将会被取整，如1234.893Hz理论显示为1234Hz，测 得结果会有一定程度的偏小。也就是说测量结果与信号频率的奇偶有一定关 系。 3．由于计数器的寄存器取值在1~65535之间，用该原理时，待测信号的频率小于单片机周期的1/12时，单片机方可较标准的测得待测信号的正半周期。故用 该原理测得信号的最高频率理论应为fsoc/12 如12MHZ的单片机为1MHz。 而最小频率为f=1/（2*65535/(12/fsoc)）如12MHZ的单片机为8Hz。 四．实验内容及步骤 1. 仿真模型的构建 数字方波频率计的设计总体可分为两个模块。一是信号频率测量，二是将测得的频率数据显示在1602液晶显示模块上。因此可搭建单片机最小系统构建构建频率计的仿真模型。原理图，仿真模型的总原理图如下： 目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16 课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目：数字频率计 初始条件： 具备电子电路的基础知识和设计能力；具备查阅资料的基本方法；熟悉常用的电子器件；熟悉电子设计常用软件的使用； 要求完成的主要任务：（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、设计频率检测电路； 2、测量信号与TTL电平兼容，频率范围：0HZ～100KHZ； 3、数码管显示频率； 4、掌握数字电路的设计及调试方法； 5、撰写符合学校要求的课程设计说明书。 时间安排： 时间一周，其中2天原理设计，3天电路调试 指导教师签名：年月日系主任（或责任教师）签名：年月日 摘要 频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N 时，则被测信号的频率f=N/T。 本文介绍了一种测量仅与TTL电平兼容的信号的数字频率计，频率测量中直接测量的数字频率计主要由四个部分构成：时基（T）电路、输入电路、计数显示电路以及控制电路。其频率的测量范围为0HZ到100KHZ，此次设计频率计思路主要是利用计数原理，通过一定的时基控制电路能在1秒钟以内让计数器工作于计数状态，最后在1秒钟内将计数值进行锁存﹑输出﹑显示，即可得到待测信号频率，涉及到的集成芯片主要有十进制计数芯片74LS90﹑边沿控制锁存器74LS273﹑用于数码管显示的译码器CD4511﹑以及时基芯片555和双可重复单稳态触发器74LS123,共同完成了数字频率计的设计。 关键词：TTL电平兼容信号，计数，频率计 目录 摘要 1.数字频率计的设计总体方案 (1) 1.1数字频率计的简介 (1) 1.2电路方案设计 (2) 1.3方案的比较及选取 (4) 2.电路模块设计 (4) 2.1计数电路 (5) 2.2显示电路 (5) 2.3计时电路 (5) 3.系统总体电路图 (7) 3.1计数显示部分电路 (7) 3.2闸门逻辑控制电路 (8) 4.软件仿真图 ............................................................................................. 错误！未定义书签。 5.实物调试 (11) 5.1实物制作 (11) 5.2实物显示结果图 (11) 5.3误差分析 (11) 6.心得体会 (12) 7.参考文献 (14) 附录：原件清单 (14) 等精度数字频率计的设计 李艳秋 摘要 基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于FPGA 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。 关键词等精度测量，单片机，频率计，闸门时间，FPGA Ⅱ ABSTRACT Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the FPGA digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision Keywords Precision survey, microcontroller, frequency meter, strobe time，field programmable gate array Ⅱ 数字频率计 摘要 以FPGA（EP2C8Q208C8N）为控制核心设计数字频率计，设计采用硬件描述语言Verilog 该作品主要包括FPGA控制、数码管模块、信号发生器、直流电源模块、独立按键、指示灯模块。主要由直流电源供电、数字信号发生器输出信号，FPGA 控制信号的采集、处理、输出，数码管显示数据，按键切换档位，指示灯显示档位。作品实现了测频、测周、测占空比，能准确的测量频率在10Hz 到100kHz之间的信号。 关键字: 频率计等精度 FPGA （EP2C8Q208C8N）信号发生器Verilog语言 一、系统方案论证与比较 根据题目要求，系统分为以下几个模块，各模块的实现方案比较选择与确定如下： 1．主控器件比较与选择 方案一：采用FPGA（EP2C8Q208C8N）作为核心控制，FPGA具有丰富的I/O 口、内部逻辑和连线资源，采集信号速度快，运行速度快，能够显示大量的信息，分频方便。 方案二：采用SST89C51作为主控器件，虽然该款单片机较便宜，但运行速度较慢，不适合对速度有太大要求的场合，并且不带AD，增加了外围电路。 综上所述，主控器件我选择方案一。 2.测量方法的比较与选择 方案一：采用测频法测量。在闸门时间内对时钟信号和被测信号同时计数，由于在闸门闭合的时候闸门时间不能是被测信号的整数倍，导致计数相差为一个被测信号时间，所以测频法只适合频率较高的测量。 方案二：采用测周法测量。用被测信号做闸门，在闸门信号内对时钟信号计数，由于在闸门闭合的时候闸门时间不能是时钟信号的整数倍，导致计数相差为一个时钟信号时间，所以测周法只适合较低频率的测量。 方案三：采用等精度法和测周法结合的方法。用等精度发测量1KHZ以上的频率，测周法测量1KHZ一下的频率。这种方法取长补短，既能准确的测高频又能测低频。 综上所述，测量方法我选用方案三。 3. 界面显示方案的选择 方案一：采用数码管显示，控制程序简单，价格便宜，显示直观。 方案二：液晶5110，虽然体积小，可以显示各种文字，字符和图案。 考虑到数码管完全可以满足数据显示要求，所以显示部分我选用方案一。 二、理论分析与计算 1、键盘设计 系统中我们采用独立键盘，用2个I/O控制2个键。原理是将2个I/O口直接接键盘的2个引脚，低电平有效，这种键盘的优点反应的速率快。 2、计算公式 （1）测频： 1khz以上：被测频率=时钟频率*（被测频率计数/时钟频率计数） 1khz以下：被测频率=时钟频率/（时钟频率在被测信号高电平计数+时钟频率在被测信号低电平计数） 目录 1 技术要求及系统结构 (1) 1.1技术要求 (1) 1.2系统结构 (1) 2设计方案及工作原理 (2) 2.1 算法设计 (2) 2.2 工作原理 (3) 3组成电路设计及其原理 (6) 3.1时基电路设计及其工作原理 (6) 3.2闸门电路设计 (7) 3.3控制电路设计 (8) 3.4小数点控制电路 (9) 3.5整体电路 (10) 3.6 元件清单 (10) 4设计总结 (11) 参考文献 (11) 附录1 (12) 附录2 (17) 摘要 简易数字频率计是一种用四位十进制数字显示被测信号频率（1Hz—100KHz）的数字测量仪器.它的基本功能是测量正弦波，方波，三角波信号，有四个档位（×1，×10，×100，×1000），并能使用数码管显示被测信号数据，本课程设计讲述了数字频率计的工作原理以及其各个组成部分，记述了在整个设计过程中对各个部分的设计思路、对各部分电路设计方案的选择、元器件的筛选、以及在设计过程中的分析，以确保设计出的频率计成功测量被测信号。 关键词：简易数字频率计十进制信号频率数码管工作原理 1技术要求及结构 本设计可以采用中、小规模集成芯片设计制作一个具有下列功能的数字频率测量仪。 1.1技术要求 ⑴要求测量频率范围1Hz－100KHz，量程分为4档，即×1、×10、×100、×1000。 ⑵要求被测量信号可以是正弦波、三角波和方波。 ⑶要求测试结果用数码管表示出来，显示方式为4位十进制。 1.2 系统结构 数字频率计的整体结构要求如图1-1所示。图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期或脉宽，若测量频率则进一步选择档位。 图1-1 数字频率计系统结构框图 2 设计方案及工作原理 2.1 算法设计 电子测量实训报告 姓名：X X X 院系：X X X X 学院 专业：07电子信息工程 学号： 指导教师： 完成时间: 2010 年 9月 7 日 目录 第1章引言 (3) 1.1数字频率计的概述 (3) 1.2设计任务 (3) 1.3设计目的 (4) 1.4设计方案 (4) 1.5频率计设计原理 (5) 第2章系统硬件设计 (5) 2.1电路原理图设计 (5) 2.2单元电路介绍 (6) 2.3 74LS90引脚及其说明 (8) 2.4 74LS47的介绍 (9) 2.5 74LS123的介绍 (10) 第3章硬件调试 (11) 第4章实训小结 (10) 第5章附录 (13) 附录1 硬件电路原理图和连接图 (13) 附录2 元器件清单 (14) 附录3 参考文献 (14) 数字频率计的设计 摘要：本实训报告是关于数字频率计设计的简要介绍。采用直接测频法的方案来完成本次实训设计。其组成部分有时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路。该设计主要用于数码管的显示功能，在四位LED数码管上对输入信号频率进行显示，并能够准确运行。 关键词：数字频率计、计数脉冲、单稳态电路、闸门电路、锁存、频率显示 第1章引言 1.1数字频率计的概述 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波，方波，三角波和尖脉冲信号的频率，而且还可以测量他们的周期。数字频率计在测量其他物理量如转速、振荡频率等方面获得广泛应用。所谓频率，就是周期性信号在单位时间（1s）里变化的次数。若在一定时间间隔T内测得的这个周期性信号的重复变化次数N，则其频率可表示为：f =N/T。 1.2设计任务 设计一个数字频率计系统，频率在四位数码管上进行显示，如下图。从左到右依次为频率的千位、百位、十位、个位。 设计要求： （1）位数： 能计4位十进制数，计数位数主要取决于被测信号频率的高低，如果被测信号频率较高，精度又较高，可相应增加显示位数。 （2）量程： 最大读数为9999Hz，闸门信号的采样时间为1s。 （3）显示方式： 用七段LED数码管显示读数，做到显示稳定、不跳变。 等精度数字频率计的设计 （Design of equal precision digital frequency meter）作者：李欢（电子工程学院光信息科学与技术 1103班） 指导教师：惠战强 摘要：伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用于航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。本文首先综述了EDA技术的发展概况，FPGA/CPLD开发的涵义、优缺点，VHDL语言的历史及其优点，然后介绍了频率测量的一般原理。 关键字：电子设计自动化；VHDL语言；频率测量；数字频率计 Abstract The Electronic Design Automation (EDA) technology has become an important design method of analog and digital circuit system as the integrated circuit's growing. The EDA technology, which is closely connected with the electronic technology, microelectronics technology and computer science, can be used in designing electronic product automatically. Digital frequency meter is a basic measuring instruments. It is widely used in aerospace, electronics, monitoring and other fields. With equal precision frequency measurement accuracy to maintain a constant, and not with the measured signal varies.We firstly present some background information of EDA, FPGA/CPLD and VHDL;then introduced the general principle of frequency measurement. Keywords: Electronic Design Automation,VHDL, Frequency measurement,digital frequency meter. 前言 (3) 一、总体设计 (4) 二、硬件设计 (6) AT89C51单片机及其引脚说明： (6) 显示原理 (8) 技术参数 (10) 电参数表 (10) 时序特性表 (11) 模块引脚功能表 (12) 三、软件设计 (12) 四、调试说明 (15) 五、使用说明 (17) 结论 (17) 参考文献 (18) 附录 (19) Ⅰ、系统电路图 (19) Ⅱ、程序清单 (20) 前言 单片机渗透到我们生活的各个领域，几乎很难找到哪个领域没有单片机的踪迹。导弹的导航装置,飞机上各种仪表的控制,计算机的网络通讯与数据传输，工业自动化过程的实时控制和数据处理，广泛使用的各种智能IC卡，民用豪华轿车的安全保障系统，录像机、摄像机、全自动洗衣机的控制,以及程控玩具、电子宠物等等，这些都离不开单片机。更不用说自动控制领域的机器人、智能仪表、医疗器械以及各种智能机械了。因此，单片机的学习、开发与应用在生活中至关重要。 随着电子信息产业的不断发展,信号频率的测量在科技研究和实际应用中的作用日益重要。传统的频率计通常是用很多的逻辑电路和时序电路来实现的，这种电路一般运行缓慢，而且测量频率的范围比较小.考虑到上述问题，本论文设计一个基于单片机技术的数字频率计。首先，我们把待测信号经过放大整形;然后把信号送入单片机的定时计数器里进行计数,获得频率值；最后把测得的频率数值送入显示电路里进行显示。本文从频率计的原理出发，介绍了基于单片机的数字频率计的设计方案，选择了实现系统得各种电路元器件，并对硬件电路进行了仿真。 一、总体设计 用十进制数字显示被测信号频率的一种测量装置。它以测量周期的方法对正弦波、方波、三角波的频率进行自动的测量. 所谓“频率”，就是周期性信号在单位时间（1s）内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数N，则其频率可表示为f=N/T。其中脉冲形成电路的作用是将被测信号变成脉冲信号，其重复频率等于被测频率f x。时间基准信号发生器提供标准的时间脉冲信号，若其周期为1s,则门控电路的输出信号持续时间亦准确地等于1s.闸门电路由标准秒信号进行控制，当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数译码显示电路。秒信号结束时闸门关闭,计数器停止计数。由于计数器计得的脉冲数N是在1秒时间内的累计数，所以被测频率fx=NHz。 本系统采用测量频率法,可将频率脉冲直接连接到AT89C51的T0端，将T/C1用做定时器。T/C0用做计数器。在T/C1定时的时间里，对频率脉冲进行计数。在1S定时内所计脉冲数即是该脉冲的频率。见图1: 图1测量时序图 由于T0并不与T1同步,并且有可能造成脉冲丢失，所以对计数器T0做一定的延时，以矫正误差。具体延时时间根据具体实验确定。 根据频率的定义，频率是单位时间内信号波的个数，因此采用上述各种方案 燕山大学EDA课程设计报告书 题目：数字频率计 一、设计题目及要求 题目名称：数字频率计 要求： 1．输入为矩形脉冲，频率范围0~999KHz； 2．用3 位数码管显示；只显示最后的结果，不要将计数过程显示出来； 3．单位为Hz 和KHz 两档，自动切换，要有档位指示。 4. 超出测量范围，显示3 条短线“- - -”，且发出间隔为1s 的蜂鸣报警。 二、设计过程及内容 测量脉冲信号频率就是测量在单位时间内所产生的脉冲个数，所以在1S 时间内计数器所记录的结果，就是被测信号的频率。测量范围分别是0~999HZ、1~999kHZ，在kHZ档时，LED灯亮。 我们将数字频率计分为六个模块，分别是366分频模块，二分频模块，计数模块，选择模块，扫描模块，报警模块。 1、总体电路图如下： 右侧saomiao模块的输出端ABCDEF与计数器高位的进位输出端取非后相 与，再接接入实验箱，G和进位输出端相或，再接实验箱，实现在超出量程时显示“---”。 2、各部分电路图及功能 (1)分频模块 所选实验箱时钟信号频率为366HZ，为产生周期为两秒、占空比为1:2的时钟信号，需将366HZ的信号先经过366分频，产生周期为1HZ的信号，再经过二分频产生占空比符合要求的时钟信号。 366分频模块电路图： 功能说明：本模块使用三片74160级联构成366进制计数器，将输入的366HZ信号分频为1HZ，占空比为1:366的信号。 二分频模块电路图; 功能说明：使用边沿D触发器构成二分频，在输入信号的上升沿输出一秒的高电平或低电平，形成占空比1:2的时钟信号。 （2）计数器模块 功能说明：本模块共使用8片74160，上部的7片74160构成十进制计数器，左侧的三片计数器实现档位0~999HZ的计数，超出范围后将会有高电平的进位输出，使LED端产生周期为1s的脉冲，即LED灯进行1s的闪烁，标志着此时档位为kHZ。右侧三片实现kHZ档位计数，当低三位最后一个计数器产生进位时，高三位的输出端取或时SEL就会输出高电平，连接二选一模块进行档位选择。当高位输出产生进位时，最后一块产生报警信号的输出DD，为报警模块提供输入。 （3）数据选择器模块 功能说明：输出的档位由输入SEL控制，当SEL=0时，数据选择器选择A 输出即高三位KHZ档；当SEL=1时选择B输出即低三位HZ档。并利用74273在计数1s后输入数据，进行锁存，实现只显示最后的结果，不显示计数过程。其中1S的时钟信号加非门输出端，实现了数据的保存和输出。 光电与通信工程学院课程设计报告书 课设名称：等精度频率计 年级专业及班级： 姓名： 学号： 一、课程设计目的 1、进一步熟悉 Quartus Ⅱ的软件使用方法，熟悉 keil 软件使用； 2、熟悉单片机与可编程逻辑器件的开发流程及硬件测试方法； 3、掌握等精度频率计设计的基本原理。 4、掌握独立系统设计及调试方法，提高系统设计能力。 实验设备 EDA最小系统板一块（康芯）、PC机一台、示波器一台、信号发生器一台、万用表一个。 二、设计任务 利用单片机与FPGA设计一款等精度频率计，待测脉冲的检测及计数部分由FPGA实现，FPGA的计数结果送由单片机进行计算，并将最终频率结果显示在数码管上。要求该频率计具有较高的测量精度，且在整个频率区域能保持恒定的测试精度，具体指标如下： a）具有频率测试功能：测频范围 100Hz~5MHz。测频精度：相对误差恒为基准频率的万分之一。 b）具有脉宽测试功能：测试范围 10μs~1s，测试精度：0.1μs。 c）具有占空比测试功能：测试精度1%~99%。 d）具有相位测试功能。 （注：任务a 为基本要求，任务 b、c、d 为提高要求） 三、基本原理 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 3.1 等精度测频原理 等精度频率计主控结构如图 1 所示 预置门控信号 CL 选择为 0.1~1s 之间（通过测试实验得出结论：CL 在这个 范围内选择时间宽度对测频精度几乎没有影响）。BZH 和 TF 分别是 2 个高速计数器，BZH 对标准频率信号（频率为 Fs）进行计数，设计数结果为 Ns；TF 对被测信号（频率为Fx）进行计数，计数结果为 Nx，则有 MUX64-8 模块并不是必须的，可根据实际设计进行取舍。分析测频计测控时序，着重分析 START的作用，完成等精度频率计设计。 3.2 FPGA 模块 FPGA模块所要完成的功能如图 1 所示，由于单片机的速度慢，不能直接测量高频信号，所以使用高速 FPGA 为测频核心。100MHZ 的标准频率信号由FPGA 内部的 PLL 倍频实现，待测信号 TCLK 为方波，由信号发生器给出待测方波信号（注意：该方波信号带有直流偏置，没有负电压，幅值3.3V）。预制 简易频率计设计 1、设计目的 综合运用数字电子技术相关知识设计具有指定用途的数字电路，学会由分立器件与集成电路组成电子电路的方法。 2、设计任务 设计一简易频率计，要求如下： （1）频率测量范围：0—99Hz （2）输入电压幅度：300mv～5v （3）输入信号波形：方波、正弦波、三角波等周期信号 （4）显示位数：2位 3、设计要求 （1）合理的设计硬件电路，说明工作原理及设计过程，画出相关的电路原理图； （2）选择常用的电器元件（说明电器元件选择的过程和依据）；（3）对设计的电路进行仿真，验证各性能指标； （4）按照规范要求，按时提交课程设计报告，并完成答辩。 4、参考资料 （l）李立主编. 电工学实验指导. 北京：高等教育出版社，2005（2）高吉祥主编. 电子技术基础实验与课程设计. 北京：电子工业出版社，2004 （3）谢云等编著. 现代电子技术实践课程指导. 北京：机械工业出版社，2003 目录 一、设计方案的选择（原理） (3) 二、电路设计计算与分析 (4) 1.单元模块的设计 (4) （1）整形电路 (4) （2）时基电路 (6) （3）计数电路 (8) （4）锁存电路 (9) （5）译码显示电路 (9) 2.电路中集成器件 (10) （1）555定时器 (11) （2）74HC160 (12) （3）74HC373 (13) （4）74LS48 (13) 3.电路参数分析 (15) 三、总结及心得 (16) 四、附录： (17) 五、参考文献 (19) 一、设计方案的选择（原理） 运用555定时器构成的多谐振荡器电路，使其产生时钟脉冲，即为有一定频率或周期的方波信号，再使用一个555定时器构成的施密特电路对待测波形进行调整，无论待测信号为方波、三角波还是正弦波都可以调成同一周期的方波信号，然后用一个与门将两个555产生的不同方波连接起来再与两个计数器连接，目的是为了当计数器在多谐震荡器输出一秒的高电平的情况下使计数器正确计数一秒内待测信号的高电平出现数目。计数器的输出连接一个锁存器，能将所需数字即待测信号的频率正确锁定，最后是译码器和七段显示器，显示出正确的频率。如果一次循环结束，将电源断开即计数结束。方案的原理如图1.1所示： 图 1.1 设计方案的方框图数字频率计的设计
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