江西理工大学应用科学学院
SOPC/EDA综合课程设计报告
完成时间2012年01月03日
目录
第一章设计项目的分析:
1.1 设计原理
1.2 设计要求
1.3 设计思路
第二章项目工作原理及模块工作原理
2.1 项目工作原理
2.2 频率测量模块的工作原理
2.3 周期测量模块的工作原理
2.3.1 直接周期测量法
2.3.2 等精度周期测量法
2.4 脉宽测量模块的工作原理
2.5 占空比测量模块的工作原理
第三章系统设计方案
3.1 等精度数字频率计项目设计方案
3.1.1等精度数字频率计的原理图
3.1.2系统的主要组成部分
3.1.3系统的基本工作方式
3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计
3.2 测频/测周期的实现
3.3 控制部件设计
3.4 计数部件设计
3.5 测量脉冲宽度的工作步骤
第四章主要VHDL源程序
4.1 频率计测试模块
4.2 计数模块
4.3 测频、周期控制模块
4.4 测脉宽、占空比控制模块
4.5 自校/测试频率选择模块
4.6 计数器二频率切换模块
第五章项目硬件测试及仿真结果
5.1 硬件试验情况
5.2 仿真结果
第六章设计总结
附录一参考文献
第一章设计项目的分析
1.1 设计原理
频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。
1.2 设计要求
(1) 对于频率测试功能，测频范围为0.1 Hz～70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。
(2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。
(3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。
(4) 对于占空比测试功能，测试精度为1%～99%。
1.3 设计思路
利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器B的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。其原理可用图1表示。
基于传统测频原理的频率计的测量精度将随被测信号的频率的下降而降低，在使用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。
第二章项目工作原理及模块工作原理
2.1 项目工作原理
图2-1 等精度数字频率计工作原理图
图中“预置门控制信号”CL可由单片机发出，可以证明，在1秒~0.1秒时间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr。BZH和TF模块是两个可控的32为高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。
标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32为计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。测频原理说明如下：
图2-2 TOP 模块图
测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时通过信号ENA，禁止两个计数器计数。这是一个初始化操作。
然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1，与此同时，将同时启动计数器BZH和TF，进入“计数允许周期”。在此期间，BZH和TF分别对呗测信号和标准信号同时计数。当Tpr秒后，预置门信号被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的呗测信号的上升沿到来时，才通过D触发器将这两个计数器同时关闭。
被测频率值为Fx，标准频率为Fs，设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准信号的计数值为Ns，则下式成立：
Fx/Nx=Fs/Ns
由此可推得：
Fx=（Fs*Nx）/Ns
最后通过控制SEL选择信号和64位至8位的多路选择器MUX64—8，将计数器BHZ和TF中的两个32位数据分8此读入单片机并按照上式进行计算和结果显示。
2.2频率测量模块
图2-3 自校/测试频率选择模块图
图2-4 计数器二频率切换模块
（1）直接测频法：把被测频率信号经整形电路处理后加到闸门的一个输入端，只有在闸门开通时间T（以秒计）内，被计数的脉冲送到十进制计数器进行计数。（2）组合测频法：是指在高频时采用的直接测频法，低频时采用直接测量周期法测信号的周期，然后换算成频率。
（3）倍频法：是指把频率测量范围分成多个频段，使用倍频技术，根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频段则直接进行测量。被频法较难实现。
（4）等精度测频法
2.3 周期测量模块
图2-5 测频、周期控制模块图
（1）直接周期测量法：用被测信号经放大整形后形成的方波信号直接控制计数门控电路，使主门开放时间等于信号周期Tx，时标为Ts的脉冲在主门开放时间进入计数器。设在Tx期间计数值为N，可以根据以下公式来算得被测次你好周期：
Tx=N*Ts
经误差分析，可得结论：用该测量法测量时，被测信号的频率越高，测量越大。（2）等精度周期测量法：该方法在测量电路和测量精度上与等精度频率测量
完全相同，只是在进行计算时公式不同，用周期1/T代换频率f即可，其计算公式为：
Tx=（Ts*Ns）/Nx
2.4 脉宽测量模块
图2-6测脉宽、占空比控制模块图
在进行脉冲宽度测量时，首先经信号处理电路进行处理，限制只有信号的70MHZ幅度及其以上部分才能输入数字测量部分。脉冲边沿被处理得非常陡峭，然后送入测量计数器进行测量。测量电路在检测到脉冲信号的上升沿时倒开计数器，在下降沿时关闭计数器，设脉冲宽度为Twx，计算公式为：
Twx=Nx/fs
2.5 占空比测量模块
对于占空比K的测量，可以通过测量正反两个脉宽的计数值来获得。设正脉宽的计数值N1，对负脉宽的计数值为N2，则周期计数值为N1+N2，于是K为：K=N1/（N1+N2）*%
第三章系统设计方案
3.1等精度数字频率计项目设计方案
3.1.1等精度数字频率计的原理
等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比
较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图3-1所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由AT89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。
图3-1 等精度数字频率计电路系统原理图
3.1.2等精度数字频率计主要由以下几个部分组成
（1）信号整形电路。用于对待侧信号进行放大和整形，以便作为PLD器件的属于信号。
（2）测频电路。测频电路是测频的核心电路模块，可以由FPGS等PLD器件担任。
（3）单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处理。安排单片机的P0口直接读取测试数据，P2口香FPGA发控制命令。
（4）100MHZ的标准频率信号源。本模块采用高频稳定度和高精度度的晶振
作为标准频率发生器，产生100MHZ的标准频率信号直接进入FPGA。
（5）键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。
（6）数码显示模块。可以用7个数码管显示测试结果，最高可表达百万分之一的精度。考虑到提高单片机I/O口的利用率，降低编程复杂性，提高单片机的计算速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示方式。
3.1.3系统的基本工作方式如下
(1) P0口是单片机与FPGA的数据传送通信口，P1口用于键盘扫描，实现各测试功能的转换；P2口为双向控制口。P3口为LED的串行显示控制口。系统设置5个功能键：占空比、脉宽、周期、频率和复位。
(2) 7个LED数码管组成测量数据显示器，另一个独立的数码管用于状态显示。
(3) BCLK为测频标准频率50 MHz信号输入端，由晶体振荡源电路提供。（4）待测信号经放大整形后输入CPLD/FPGA的TCLK。
3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计
利用VHDL设计的测频模块逻辑结构如图4所示，其中有关的接口信号规定如下：
(1) TF(P2.7)：TF=0时等精度测频；TF=1时测脉宽。
(2) CLR/TRIG(P2.6)：当TF=0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。
(3) ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1计数结束。
(4) CHOICE(P3.2)：自校/测频选择，CHOICE=1测频；CHOICE=0自校。
(5) START(P2.5)：当TF=0时，作为预置门闸，门宽可通过键盘由单片机控制，START=1时预置门开；当TF=1时，START有第二功能，此时，当START=0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。
(6) EEND(P2.3)：等精度测频计数结束状态信号，EEND=0时计数结束。
(7) SEL[2..0](P2.2，P2.1，P2.0)：计数值读出选通控制。
3.2 测频/测周期的实现
(1) 令TF=0，选择等精度测频，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。
(2) 由预置门控信号将CONTRL的START端置高电平，预置门开始定时，
此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。
(3) 预置门定时结束信号把CONTRL的START端置为低电平(由单片机来完成)，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对fs的计数。
(4) 计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRC(P2.2)、ADRB(P2.1)、ADRA(P2.0)分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。
图3-2 测频模块逻辑图
图3-3 测频/测周期的实现电路图
3.3 控制部件设
如图3-3所示，当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FIN→CLK1和FSD→CLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FIN→CLK1与FSD→CLK2的信号通道被切断。
图3-4 测频与测周期控制部分电路
3.4 计数部件设计
计数部件模块图
计数部件电路原理图
图3-4中的计数器CNT1/CNT2是32位二进制计数器，通过DSEL模块的控制单片机可分4次将其32位数据全部读出。
3.5 脉冲宽度测量和占空比测量模块设计
3.5.1脉冲宽度测量原理图
根据2.4节中脉宽测量原理，设计如图3-4(CONTRL2)所示的电路原理示意图
图3-4 测脉宽、占空比控制模块原理图
3.5.2测量脉冲宽度的工作步骤
(1) 向CONTRL2的CLR端送一个脉冲以便进行电路的工作状态初始化。
(2) 将GATE的CNL端置高电平，表示开始脉冲宽度测量，这时CNT2的输入信号为FSD。
(3) 在被测脉冲的上沿到来时，CONTRL2的PUL端输出高电平，标准频率信号进入计数器CNT2。
(4) 在被测脉冲的下沿到来时，CONTRL2的PUL端输出低电平，计数器CNT2被关断。
(5) 由单片机读出计数器CNT2的结果，并通过上述测量原理公式计算出脉冲宽度。CONTRL2子模块的主要特点是：电路的设计保证了只有CONTRL2被初始化后才能工作，否则PUL输出始终为零。
只有在先检测到上沿后PUL才为高电平，然后在检测到下沿时，PUL输出为低电平；ENDD输出高电平以便通知单片机测量计数已经结束；如果先检测到下沿，PUL并无变化；在检测到上沿并紧接一个下沿后，CONTRL2不再发生变化直到下一个初始化信号到来。占空比的测量方法是通过测量脉冲宽度记录CNT2的计数值N1，然后将输入信号反相，再测量脉冲宽度，测得CNT2计数值N2则可以计算出占空比：
占空比=N1/（N1+N2 ）*%
第四章主要VHDL源程序
4.1 -等精度频率计测试模块DJDPLJ.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DJDPLJ IS
PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC;
START, CLRTRIG, FSTD, TF: IN STD_LOGIC;
SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
EEND: OUT STD_LOGIC; --CPBZ
ENDD: OUT STD_LOGIC);
END ENTITY DJDPLJ;
ARCHITECTURE ART OF DJDPLJ IS
COMPONENT FIN IS --自校/测试频率选择模块例化
PORT(CHKF, FIN, CHOIS: IN STD_LOGIC;
FOUT: OUT STD_LOGIC);
END COMPONENT FIN;
COMPONENT CONTRL IS --测频、周期控制模块例化PORT(FIN, START, CLR, FSD: IN STD_LOGIC;
CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC);
END COMPONENT CONTRL;
COMPONENT CNT IS --计数模块的例化
PORT(CLK, CLR: IN STD_LOGIC;
Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END COMPONENT CNT ;
COMPONENT CONTRL2 IS --测脉宽、占空比控制模块例化
PORT(FIN, START, CLR: IN STD_LOGIC;
ENDD, PUL: OUT STD_LOGIC);
END COMPONENT CONTRL2;
COMPONENT GATE IS --计数器二频率切换模块例化PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC;
CLKOUT: OUT STD_LOGIC);
END COMPONENT GATE;
SIGNAL INCLK: STD_LOGIC;
SIGNAL FOUT, CLRC: STD_LOGIC;
SIGNAL CLK1, CLK2, CLKOUT, PUL: STD_LOGIC;
SIGNAL Q1, Q2: STD_LOGIC_VECTOR(31 DOWNTO 0);
BEGIN
OO<= Q1(7 DOWNTO 0) WHEN SEL="000" --当SEL输入000时将Q1赋给OO
ELSE Q1(15 DOWNTO 8) WHEN SEL="001" ELSE
Q1(23 DOWNTO 16) WHEN SEL="010" ELSE
Q1(31 DOWNTO 24) WHEN SEL="011" ELSE
Q2(7 DOWNTO 0) WHEN SEL="100" ELSE
Q2(15 DOWNTO 8) WHEN SEL="101" ELSE
Q2(23 DOWNTO 16) WHEN SEL="110" ELSE
Q2(31 DOWNTO 24) WHEN SEL="111" ELSE
"00000000";
FENPIN: PROCESS(FSTD) IS
BEGIN
IF FSTD'EVENT AND FSTD='1' THEN --由FSTD=’1’装载新数据
INCLK<=NOT INCLK;
END IF;
END PROCESS FENPIN;
FCH: FIN PORT MAP(CHKF=>CHEKF, FIN=>FINPUT, CHOIS=>CHOICE, FOUT=>FOUT);
CON: CONTRL PORT MAP(FIN=>FOUT, START=>START, CLR=>CLRTRIG, FSD=>INCLK,
CLK1=>CLK1,
EEND=>EEND, CLK2=>CLK2, CLRC=>CLRC);
CONT1: CNT PORT MAP(CLK=>CLK1, CLR=>CLRC, Q=>Q1);
CONT2: CNT PORT MAP(CLK=>CLKOUT, CLR=>CLRC, Q=>Q2);
CON2: CONTRL2 PORT MAP(FIN=>FOUT, START=>START, CLR=>CLRC, PUL=>PUL, ENDD=>ENDD);
GATE1: GATE PORT MAP(CLK2=>CLK2, FSD=>INCLK, CNL=>TF,
PUL=>PUL, CLKOUT=>CLKOUT);
END ARCHITECTURE ART;
4.2--计数模块CNT.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT IS
PORT(CLK, CLR: IN STD_LOGIC;
Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END ENTITY CNT;
ARCHITECTURE ART OF CNT IS
SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); --定义CNT的数据类型
BEGIN
PROCESS(CLK, CLR) IS
BEGIN
IF CLR='1' THEN CNT<="00000000000000000000000000000000";
--利用IF语句确定CNT的数据
ELSIF CLK'EVENT AND CLK='1' THEN CNT<=CNT+1;
END IF;
END PROCESS;
Q<=CNT; --将最后确定的CNT数据赋给Q
END ARCHITECTURE ART;
4.3-测频、周期控制模块CONTRL.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CONTRL IS
PORT(FIN, START, CLR, FSD: IN STD_LOGIC;
CLK1, EEND, CLK2, CLRC: OUT STD_LOGIC);
END ENTITY CONTRL;
ARCHITECTURE ART OF CONTRL IS
SIGNAL QQ1: STD_LOGIC;
BEGIN
PROCESS(FIN, CLR, START) IS
BEGIN
IF CLR='1' THEN QQ1<='0'; --给QQ1赋值
ELSIF FIN'EVENT AND FIN='1' THEN QQ1<=START;
END IF;
END PROCESS;
CLRC<=CLR; EEND<=QQ1;
CLK1<=FIN AND QQ1; --FIN和QQ1的值相与后赋给CLK1 CLK2<=FSD AND QQ1; --FSD和QQ1的值相与后赋给CLK2 END ARCHITECTURE ART;
4.4-测脉宽、占空比控制模块CONTRL2.VHD LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CONTRL2 IS
PORT (FIN, START, CLR: IN STD_LOGIC;
ENDD, PUL: OUT STD_LOGIC);
END ENTITY CONTRL2;
ARCHITECTURE ART OF CONTRL2 IS
SIGNAL QQ: STD_LOGIC_VECTOR(3 DOWNTO 1);
SIGNAL A0, B0, C0, F2: STD_LOGIC;
SIGNAL S: STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
S(0)<=QQ(3); S(1)<=QQ(2);
PROCESS(START, S) IS
BEGIN
IF START='1' THEN F2<=FIN; --确定F2的数据
ELSE F2<=NOT FIN;
END IF;
IF S=2 THEN PUL<='1'; --如果S=2则PUL输出高电平
ELSE PUL<='0'; --否则PUL输出低电平
END IF;
IF S=3 THEN ENDD<='1'; --如果S=3则ENDD输出高电平
ELSE ENDD<='0'; --否则ENDD输出低电平
END IF;
END PROCESS;
A0<=F2 AND QQ(1); --将F2和QQ(1)的数据相与再赋给A0
B0<=NOT A0; --将A0的数据取反赋给B0
C0<=NOT F2; --将F2的数据取反赋给C0
PROCESS(C0, CLR) IS
BEGIN
IF CLR='1' THEN QQ(1)<='0';
ELSIF C0'EVENT AND C0='1' THEN QQ(1)<='1';
END IF;
END PROCESS;
PROCESS(A0, CLR) IS
BEGIN
IF CLR='1' THEN QQ(2)<='0'; --如果CLR输入低电平则QQ(2)输出低电平
ELSIF A0'EVENT AND A0='1' THEN QQ(2)<='1';
END IF;
END PROCESS;
PROCESS(B0, CLR) IS
BEGIN
IF CLR='1' THEN QQ(3)<='0';
--如果CLR输入高电平则QQ(2)输出低电平
ELSIF B0'EVENT AND B0='1' THEN QQ(3)<='1';
END IF;
END PROCESS;
END ARCHITECTURE ART;
4.5-自校/测试频率选择模块FIN.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FIN IS
PORT (CHKF, FIN, CHOIS: IN STD_LOGIC;
FOUT: OUT STD_LOGIC);
END ENTITY FIN;
ARCHITECTURE RTL OF FIN IS
BEGIN
FOUT<=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS);
-- FIN 和CHOIS的值相与再和CHKF 和CHOIS取反的值相与的值相或最后将--相或的值赋给FOUT。
END ARCHITECTURE RTL;
4.6-计数器二频率切换模块GATE.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY GATE IS
PORT (CLK2, FSD, CNL, PUL: IN STD_LOGIC;
CLKOUT: OUT STD_LOGIC);
END ENTITY GATE;
ARCHITECTURE ART OF GATE IS
BEGIN
PROCESS(CLK2, PUL, FSD, CNL) IS
BEGIN
--如果CNL输入低电平则将CLK2的值赋给CLKOUT
IF CNL='0' THEN CLKOUT<=CLK2;
ELSE CLKOUT<=PUL AND FSD;
--否则将PUL和FSD相与的值赋给CLKOUT
END IF;
END PROCESS;
END ARCHITECTURE ART;
第五章项目硬件测试及仿真结果
5.1 硬件试验情况
本系统既含有FPGA自编程硬件设计电路，又含有单片机控制电路，整个系统比较复杂，因此我们采用自底向上的调试方法，也就是先进行各个单元电路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统联调，最后进行硬件的编程固化及系统的组装。
引脚绑定结果
5.2仿真结果
图5-1 TOP
令TF=0，然后在CONTRL的CLR端加一正脉冲信号以完成测试电路状态的初始化。由预置门控信号将CONTRL的START端置高电平，预置门开始定时，此时由被测信号的上沿打开计数器CNT1进行计数，同时使标准频率信号进入计数器CNT2。预置门定时结束信号把CONTRL的START端置为低电平(由单片机来完成)，在被测信号的下一个脉冲的上沿到来时，CNT1停止计数，同时关断CNT2对fs的计数。计数结束后，CONTRL的EEND端将输出低电平来指示测量计数结束，单片机得到此信号后，即可利用ADRC(P2.2)、ADRB(P2.1)、ADRA(P2.0)分别读回CNT1和CNT2的计数值，并根据等精度测量公式进行运算，计算出被测信号的频率或周期值。
图5-2 计数模块CNT
图5-3 测频、周期控制模块CONTRL.VHD
当D触发器的输入端START为高电平时，若FIN端来一个上升沿，则Q端变为高电平，导通FIN→CLK1和FSD→CLK2，同时EEND被置为高电平作为标志；当D触发器的输入端START为低电平时，若FIN端输入一个脉冲上沿，则FIN→CLK1与FSD→CLK2的信号通道被切断。
图5-4 测脉宽、占空比
图5-5 自校/测试频率选择模块
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
1 #include 2015 年全国大学生电子设计竞赛 全国一等奖作品 设计报告部分错误未修正，软 件部分未添加 竞赛选题：数字频率计（F 题） 摘要 本设计选用FPGA 作为数据处理与系统控制的核心，制作了一款超高精度的数字频率计，其优点在于采用了自动增益控制电路（AGC）和等精度测量法，全部电路使用PCB 制版，进一步减小误差。 AGC 电路可将不同频率、不同幅度的待测信号，放大至基本相同的幅度，且高于后级滞回比较器的窗口电压，有效解决了待测信号输入电压变化大、频率范围广的问题。频率等参数的测量采用闸门时间为1s 的等精度测量法。闸门时间与待测信号同步，避免了对被测信号计数所产生±1 个字的误差，有效提高了系统精度。 经过实测，本设计达到了赛题基本部分和发挥部分的全部指标，并在部分指标上远超赛题发挥部分要求。 关键词：FPGA 自动增益控制等精度测量法 目录 1. 系统方案 1.1. 方案比较与选择 宽带通道放大器 方案一：OPA690 固定增益直接放大。由于待测信号频率范围广，电压范围大，所以选用宽带运算放大器OPA690，5V 双电源供电，对所有待测信号进行较大倍数的固定增益。对于输入的正弦波信号，经过OPA690 的固定增益，小信号得到放大，大信号削顶失真，所以均可达到后级滞回比较器电路的窗口电压。 方案二：基于VCA810 的自动增益控制（AGC）。AGC 电路实时调整高带宽压控运算放大器VCA810 的增益控制电压，通过负反馈使得放大后的信号幅度基本保持恒定。 尽管方案一中的OPA690 是高速放大器，但是单级增益仅能满足本题基本部分的要求，而在放大高频段的小信号时，增益带宽积的限制使得该方案无法达到发挥部分在频率和幅度上的要求。 方案二中采用VCA810 与OPA690 级联放大，并通过外围负反馈电路实现自动增益控制。该方案不仅能够实现稳定可调的输出电压，而且可以解决高频小信号单级放大时的带宽问题。因此，采用基于VCA810 的自动增益控制方案。 正弦波整形电路 方案一：采用分立器件搭建整形电路。由于分立器件电路存在着结构复杂、设计难度大等诸多缺点，因此不采用该方案。 方案二：采用集成比较器运放。常用的电压比较器运放LM339 的响应时间为1300ns，远远无法达到发挥部分100MHz 的频率要求。因此，采用响应时间为4.5ns 的高速比较器运放TLV3501。 主控电路 方案一：采用诸如MSP430、STM32 等传统单片机作为主控芯片。单片机在现实中与FPGA 连接，建立并口通信，完成命令与数据的传输。 方案二：在FPGA 内部利用逻辑单元搭建片内单片机Avalon，在片内将单片机和测量参数的数字电路系统连接，不连接外部接线。 在硬件电路上，用FPGA 片内单片机，除了输入和输出显示等少数电路外，其它大部分电路都可以集成在一片FPGA 芯片中，大大降低了电路的复杂程度、减小了体积、电路工作也更加可靠和稳定，速度也大为提高。且在数据传输上方便、简单，因此主控电路的选择采用方案二。 《综合课程设计》 一．数字频率计的设计 姓名：万咬春学号2005142135 一、课程设计的目的 通过本课程设计使学生进一步巩固光纤通信、单片机原理与技术的基本概念、基本理论、分析问题的基本方法；增强学生的软件编程实现能力和解决实际问题的能力，使学生能有效地将理论和实际紧密结合，拓展学生在工程实践方面的专业知识和相关技能。 二、课程设计的内容和要求 1．课程设计内容 （硬件类）频率测量仪的设计 2．课程设计要求 频率测量仪的设计 要求学生能够熟练地用单片机中定时/计数、中断等技术，针对周期性信号的特点，采用不同的算法，编程实现对信号频率的测量，将测量的结果显示在LCD 1602 上，并运用Proteus软件绘制电路原理图，进行仿真验证。 三．实验原理 可用两种方法测待测信号的频率 方法一：（定时1s测信号脉冲次数） 用一个定时计数器做定时中断，定时1s，另一定时计数器仅做计数器使用，初始化完毕后同时开启两个定时计数器，直到产生1s中断，产生1s中断后立即关闭T0和T1（起保护程序和数据的作用）取出计数器寄存器内的值就是1s内待测信号的下跳沿次数即待测信号的频率。用相关函数显示完毕后再开启T0和T1这样即可进入下一轮测量。 原理示意图如下： 实验原理分析： 1．根据该实验原理待测信号的频率不应该大于计数器的最大值65535，也就是说待测信号应小于65535Hz。 2．实验的误差应当是均与的与待测信号的频率无关。 方法二（测信号正半周期） 对于1：1占空比的方波，仅用一个定时计数器做计数器，外部中断引脚作待测信号输入口，置计数器为外部中断引脚控制（外部中断引脚为“1”切TRx=1计数器开始计数）。单片机初始化完毕后程序等待半个正半周期（以便准确打开TRx）打开TRx，这时只要INTx （外部中断引脚）为高电平计数器即不断计数，低电平则不计数，待信号从高电平后计数器终止计数，关闭TRx保护计数器寄存器的值，该值即为待测信号一个正半周期的单片机机器周期数，即可求出待测信号的周期：待测信号周期T=2*cnt/(12/fsoc) cnt为测得待测信号的一个正半周期机器周期数；fsoc为单片机的晶振。所以待测信号的频率f=1/T。 原理示意图如下： 实验原理分析： 1．根据该实验原理该方法只适用于1：1占空比的方波信号，要测非1：1占空比的方波信号 2．由于有执行f=1/（2*cnt/(12/fsoc)）的浮点运算，而数据类型转换时未用LCD 浮点显示，故测得的频率将会被取整，如1234.893Hz理论显示为1234Hz，测 得结果会有一定程度的偏小。也就是说测量结果与信号频率的奇偶有一定关 系。 3．由于计数器的寄存器取值在1~65535之间，用该原理时，待测信号的频率小于单片机周期的1/12时，单片机方可较标准的测得待测信号的正半周期。故用 该原理测得信号的最高频率理论应为fsoc/12 如12MHZ的单片机为1MHz。 而最小频率为f=1/（2*65535/(12/fsoc)）如12MHZ的单片机为8Hz。 四．实验内容及步骤 1. 仿真模型的构建 数字方波频率计的设计总体可分为两个模块。一是信号频率测量，二是将测得的频率数据显示在1602液晶显示模块上。因此可搭建单片机最小系统构建构建频率计的仿真模型。原理图，仿真模型的总原理图如下： 目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16 数字频率计 摘要 以FPGA（EP2C8Q208C8N）为控制核心设计数字频率计，设计采用硬件描述语言Verilog 该作品主要包括FPGA控制、数码管模块、信号发生器、直流电源模块、独立按键、指示灯模块。主要由直流电源供电、数字信号发生器输出信号，FPGA 控制信号的采集、处理、输出，数码管显示数据，按键切换档位，指示灯显示档位。作品实现了测频、测周、测占空比，能准确的测量频率在10Hz 到100kHz之间的信号。 关键字: 频率计等精度 FPGA （EP2C8Q208C8N）信号发生器Verilog语言 一、系统方案论证与比较 根据题目要求，系统分为以下几个模块，各模块的实现方案比较选择与确定如下： 1．主控器件比较与选择 方案一：采用FPGA（EP2C8Q208C8N）作为核心控制，FPGA具有丰富的I/O 口、内部逻辑和连线资源，采集信号速度快，运行速度快，能够显示大量的信息，分频方便。 方案二：采用SST89C51作为主控器件，虽然该款单片机较便宜，但运行速度较慢，不适合对速度有太大要求的场合，并且不带AD，增加了外围电路。 综上所述，主控器件我选择方案一。 2.测量方法的比较与选择 方案一：采用测频法测量。在闸门时间内对时钟信号和被测信号同时计数，由于在闸门闭合的时候闸门时间不能是被测信号的整数倍，导致计数相差为一个被测信号时间，所以测频法只适合频率较高的测量。 方案二：采用测周法测量。用被测信号做闸门，在闸门信号内对时钟信号计数，由于在闸门闭合的时候闸门时间不能是时钟信号的整数倍，导致计数相差为一个时钟信号时间，所以测周法只适合较低频率的测量。 方案三：采用等精度法和测周法结合的方法。用等精度发测量1KHZ以上的频率，测周法测量1KHZ一下的频率。这种方法取长补短，既能准确的测高频又能测低频。 综上所述，测量方法我选用方案三。 3. 界面显示方案的选择 方案一：采用数码管显示，控制程序简单，价格便宜，显示直观。 方案二：液晶5110，虽然体积小，可以显示各种文字，字符和图案。 考虑到数码管完全可以满足数据显示要求，所以显示部分我选用方案一。 二、理论分析与计算 1、键盘设计 系统中我们采用独立键盘，用2个I/O控制2个键。原理是将2个I/O口直接接键盘的2个引脚，低电平有效，这种键盘的优点反应的速率快。 2、计算公式 （1）测频： 1khz以上：被测频率=时钟频率*（被测频率计数/时钟频率计数） 1khz以下：被测频率=时钟频率/（时钟频率在被测信号高电平计数+时钟频率在被测信号低电平计数） 等精度数字频率计的设计 李艳秋 摘要 基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于FPGA 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。 关键词等精度测量，单片机，频率计，闸门时间，FPGA Ⅱ ABSTRACT Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the FPGA digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision Keywords Precision survey, microcontroller, frequency meter, strobe time，field programmable gate array Ⅱ 2015 年全国大学生电子设计竞赛 全国一等奖作品 摘要 目录 等精度量程自选数字频率计 摘要 51系列单片机是国内目前应用最广泛的一种8位单片机之一，随着嵌入式系统、片上系统等概念的提出和接受及应用，51系列单片机还会在继后很唱一段时间占据嵌入式系统产品的 低端市场，因此，作为新世纪的大学生，在信息产业高速发展的今天，掌握单片机的基本结构、原理和使用时非常重要的。随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。 频率测量是电子学测量中最为基本的测量之一。本次课设使用单片机At89C52为核心，使用等精度测频原理，设计量程自选的数字频率计。采用C语言编写程序，测量范围0.01Hz~400KHz，测量精度能达到0.01。测量结果在1602液晶上显示。 关键字：AT89C52单片机，量程自选数字频率计，等精度测频 Summary 51 series is the currently the most widely used one 8-bit microcontrollers with embedded systems, the concept of on-chip systems, and applications made and whips acceptable, 51 series will be singing in the subsequent period of time is occupied low-end embedded system products market, therefore, as the new century, college students, high-speed development in the information industry today, the master microcontroller's basic structure, principles and use is very important. With the development of electronic technology, the current design of digital systems is moving fast, large capacity, small size, light weight and direction. Frequency measurement is the measurement electronics, one of the most basic measurements. The class is located using the microcontroller At89C52 core, use of precision frequency measurement principle, the design range of optional digital frequency meter. Using C language program, measuring range 0.01Hz ~ 400KHz, measurement accuracy can reach 0.001. Measurements in 1602Displayed on the LCD. Keywords: AT89C52 microcontroller, range-demand digital frequency meter, and otherprecisionfrequencymeasurement 等精度数字频率计的设计 （Design of equal precision digital frequency meter）作者：李欢（电子工程学院光信息科学与技术 1103班） 指导教师：惠战强 摘要：伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用于航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。本文首先综述了EDA技术的发展概况，FPGA/CPLD开发的涵义、优缺点，VHDL语言的历史及其优点，然后介绍了频率测量的一般原理。 关键字：电子设计自动化；VHDL语言；频率测量；数字频率计 Abstract The Electronic Design Automation (EDA) technology has become an important design method of analog and digital circuit system as the integrated circuit's growing. The EDA technology, which is closely connected with the electronic technology, microelectronics technology and computer science, can be used in designing electronic product automatically. Digital frequency meter is a basic measuring instruments. It is widely used in aerospace, electronics, monitoring and other fields. With equal precision frequency measurement accuracy to maintain a constant, and not with the measured signal varies.We firstly present some background information of EDA, FPGA/CPLD and VHDL;then introduced the general principle of frequency measurement. Keywords: Electronic Design Automation,VHDL, Frequency measurement,digital frequency meter. 频率计测试中的频率计测试中的精度精度精度计算计算 1. 背景 在测试测量中测试精度一直是最为关心的问题。频率计作为高精度的频率和时间测试仪表，测试精度高于普通的频谱仪和示波器，所以测试精度的计算就更加为人关注。影响测试精度，或者说产生误差的因素很多，而其中最主要的因素是仪表内部时基稳定度、分辨率、触发精度及内部噪声等。频率计可以用来测试如频率、周期、相位、脉冲等，而其中频率和周期的测试占有绝大部分比例，本文主要讨论频率和周期的测试精度计算问题。 2. 频率和周期的测试精度 频率和周期互为倒数，所以在频率计的测试中，频率和周期的误差计算方法是一样的。从测试误差的产生来说主要有两类，一类是随机误差，一类是系统误差。随机误差主要由于如噪声或者一些随机因素产生的误差，很难消除。系统误差主要是由于测试方法、仪表设置或者仪表性能引起的误差。不同的设备制造商都有自己的关于误差的计算方法，大同小异，本文论述泰克FCA3000系列频率计测试误差的计算方法。 总误差: (U tot) ( 1 ) rand uncert : 随机误差 syst uncert: 系统误差 在测试频率或者周期时，我们可以通过以下公式计算随机误差和系统误差： 随机误差的计算随机误差的计算：： 当测试时间 Measuring Time < 200ms 时： ( 2 ) 当测试时间 Measuring Time > 200ms 时： ( 3 ) N = 800/Measuring Time (测试时间)，同时 6 <= N <= 1000 并且 N < (Freq/2)*Measuring Time - 2 其中: Eq = 100 ps ( RMS) , Ess = Start Trigger Error 光电与通信工程学院课程设计报告书 课设名称：等精度频率计 年级专业及班级： 姓名： 学号： 一、课程设计目的 1、进一步熟悉 Quartus Ⅱ的软件使用方法，熟悉 keil 软件使用； 2、熟悉单片机与可编程逻辑器件的开发流程及硬件测试方法； 3、掌握等精度频率计设计的基本原理。 4、掌握独立系统设计及调试方法，提高系统设计能力。 实验设备 EDA最小系统板一块（康芯）、PC机一台、示波器一台、信号发生器一台、万用表一个。 二、设计任务 利用单片机与FPGA设计一款等精度频率计，待测脉冲的检测及计数部分由FPGA实现，FPGA的计数结果送由单片机进行计算，并将最终频率结果显示在数码管上。要求该频率计具有较高的测量精度，且在整个频率区域能保持恒定的测试精度，具体指标如下： a）具有频率测试功能：测频范围 100Hz~5MHz。测频精度：相对误差恒为基准频率的万分之一。 b）具有脉宽测试功能：测试范围 10μs~1s，测试精度：0.1μs。 c）具有占空比测试功能：测试精度1%~99%。 d）具有相位测试功能。 （注：任务a 为基本要求，任务 b、c、d 为提高要求） 三、基本原理 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 3.1 等精度测频原理 等精度频率计主控结构如图 1 所示 预置门控信号 CL 选择为 0.1~1s 之间（通过测试实验得出结论：CL 在这个 范围内选择时间宽度对测频精度几乎没有影响）。BZH 和 TF 分别是 2 个高速计数器，BZH 对标准频率信号（频率为 Fs）进行计数，设计数结果为 Ns；TF 对被测信号（频率为Fx）进行计数，计数结果为 Nx，则有 MUX64-8 模块并不是必须的，可根据实际设计进行取舍。分析测频计测控时序，着重分析 START的作用，完成等精度频率计设计。 3.2 FPGA 模块 FPGA模块所要完成的功能如图 1 所示，由于单片机的速度慢，不能直接测量高频信号，所以使用高速 FPGA 为测频核心。100MHZ 的标准频率信号由FPGA 内部的 PLL 倍频实现，待测信号 TCLK 为方波，由信号发生器给出待测方波信号（注意：该方波信号带有直流偏置，没有负电压，幅值3.3V）。预制 江西理工大学应用科学学院 SOPC/EDA综合课程设计报告 完成时间2012年01月03日 目录 第一章设计项目的分析: 1.1 设计原理 1.2 设计要求 1.3 设计思路 第二章项目工作原理及模块工作原理 2.1 项目工作原理 2.2 频率测量模块的工作原理 2.3 周期测量模块的工作原理 2.3.1 直接周期测量法 2.3.2 等精度周期测量法 2.4 脉宽测量模块的工作原理 2.5 占空比测量模块的工作原理 第三章系统设计方案 3.1 等精度数字频率计项目设计方案 3.1.1等精度数字频率计的原理图 3.1.2系统的主要组成部分 3.1.3系统的基本工作方式 3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计 3.2 测频/测周期的实现 3.3 控制部件设计 3.4 计数部件设计 3.5 测量脉冲宽度的工作步骤 第四章主要VHDL源程序 4.1 频率计测试模块 4.2 计数模块 4.3 测频、周期控制模块 4.4 测脉宽、占空比控制模块 4.5 自校/测试频率选择模块 4.6 计数器二频率切换模块 第五章项目硬件测试及仿真结果 5.1 硬件试验情况 5.2 仿真结果 第六章设计总结 附录一参考文献 第一章设计项目的分析 1.1 设计原理 频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。 1.2 设计要求 (1) 对于频率测试功能，测频范围为0.1 Hz～70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。 (4) 对于占空比测试功能，测试精度为1%～99%。 1.3 设计思路 利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器B的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。其原理可用图1表示。 基于传统测频原理的频率计的测量精度将随被测信号的频率的下降而降低，在使用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 FPGA/SOPC课程设计报告书 课题名称：等精度数字频率计的设计与实现 姓名： 学号： 院系：电子与信息工程系 专业：电子信息工程 指导教师： 时间：2012年6月 课程设计项目成绩评定表设计项目成绩评定表 课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、模块电路设计 (3) 四、系统调试与结果 (4) 五、主要元器件与设备 (6) 六、课程设计体会与建议 (6) 6.1、设计体会 (6) 6.2、设计建议 (7) 七、参考文献 (7) 一、设计目的 1、熟悉DE2_70电路板的引脚安排。 2、掌握芯片的逻辑功能及使用方法。 3、了解面包板结构及其接线方法。 4、了解等精度数字频率计的组成及工作原理。 5、熟悉等精度数字频率计的设计与制作。 二、设计思路 1、设计测量计算频率电路。 2、设计译码显示电路。 三、设计过程 3.1、系统方案论证 等精度测频的实现方法可简化为如图1 所示的框图。图中CNT l和CNT2 是两个可控计数器, 标准频率( fs ) 信号从CN Tl的时钟输入端CLK 输入, 经整 形后的被测信号( fx ) 从CNT 2 的时钟输入端CLK输入。每个计数器中的CEN 输入端为使能端, 用来控制计数器计数。当预置闸门信号为高电平( 预置时间开始) 时, 被测信号的上升沿通过D触发器的输入端, 同时启动两个计数器计数; 同样, 当预置闸门信号为低电平( 预置时间结束) 时, 被测信号的上升沿通过 D触发器的输出端, 使计数器停止计数。 图1 等精度数字频率计设计原理 基于Proteus的数字频率计设计与仿真 摘要：本文主要论述了利用单片机AT89C51进行频率、周期、时间间隔、占空比测量的设计过程。该频率计采用测量N个信号波形周期的算法，充分利用单片机AT89C51中三个可编程定时/计数器，结合部分中规模数字电路，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点，实现了频率、周期、时间差、占空比的高精度测量，结果的显示。该数字频率计的硬件系统电路由前置整形电路、分频电路、基准信号源、单片机电路和数字显示电路构成。其中单片机电路又由单片机、数据选择器、键盘、状态指示电路构成。软件系统由主程序、键盘子程序、显示子程序、测量子程序、脉冲高、低电平宽度测量子程序构成，由汇编语言编写。通过硬件系统和软件系统的相互配合，成功的实现了频率、周期、时间差、占空比的高精度测量，系统的自校和测量结果的显示。 关键词：数字频率计；周期；单片机 Digital Frequency Measure Design and Simulation Based on Proteus Abstract:This article mainly discusses the design process of us ing single-chip AT89C51to measure frequency, cycle, time interval and duty cycle. U s ing the algorithm of measur ing N signal cycle, mak ing full use of the three programmable timer / counter of single-chip AT89C51, combined with some digital circuits, t he frequency meter overcome s the shortcomings of the measurement accuracy reduces with the reduction of the frequency of the measured signal by t he frequency meter based on the principle of traditional measurement of frequency , achieves high-precision measurements of the frequency, cycle, time difference and duty cycle, displays the results. The hardware system circuit s of the digital frequency meter is made up of the pre-shaping circuit, sub-frequency circuit, reference signal source, single-chip circuit, digital display circuit and DC power supply regulator circuit. Of it, the s ingle-chip circuit consists of single-chip, data selector and keyboards. The s oftware system is made up of main program, keyboard s ubroutine, display subroutine, measurement subroutine, pulse high and low level width measurement subroutine, prepared by the assembly language. T hrough the cooperat ion with each other of the h ardware system and software system,t he frequency meter successfully achieves high-precision measurements of frequency,cycle, time difference, and duty cycle, finishes s ystem calibration and the display of measurement results. Keywords：d igital frequency meter;cycle; single-chip 1绪论 ·1.1课题研究的意义全国大学生电子设计大赛题一等奖数字频率计
高精度单片机频率计的设计
计算机毕业论文_基于FPGA的等精度频率计的设计与实现
等精度频率计的实验报告
等精度数字频率计的设计
全国大学生电子设计大赛F题一等奖数字频率计
设计报告 部分错误未修正，软 件部分未添加
竞赛选题：数字频率计（F 题）
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本设计选用 FPGA 作为数据处理与系统控制的核心，制作了一款超高精度 的数字频率计，其优点在于采用了自动增益控制电路（AGC）和等精度测量法， 全部电路使用 PCB 制版，进一步减小误差。
AGC 电路可将不同频率、不同幅度的待测信号，放大至基本相同的幅度， 且高于后级滞回比较器的窗口电压，有效解决了待测信号输入电压变化大、频率 范围广的问题。频率等参数的测量采用闸门时间为 1s 的等精度测量法。闸门时 间与待测信号同步，避免了对被测信号计数所产生±1 个字的误差，有效提高了 系统精度。
经过实测，本设计达到了赛题基本部分和发挥部分的全部指标，并在部分指 标上远超赛题发挥部分要求。
关键词：FPGA 自动增益控制 等精度测量法
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摘 要....................................................................................................................1 目录........................................................................................................................ 2 1. 系统方案...................................................................................................3
1.1. 方案比较与选择................................................................................3 1.1.1. 宽带通道放大器.........................................................................3 1.1.2. 正弦波整形电路.........................................................................3 1.1.3. 主控电路.....................................................................................3 1.1.4. 参数测量方案.............................................................................4
1.2. 方案描述............................................................................................4 2. 电路设计...................................................................................................4
2.1. 宽带通道放大器分析........................................................................4 2.2. 正弦波整形电路................................................................................5 3. 软件设计...................................................................................................6 4. 测试方案与测试结果...............................................................................6 4.1. 测试仪器............................................................................................6 4.2. 测试方案及数据................................................................................7
4.2.1. 频率测试.....................................................................................7 4.2.2. 时间间隔测量.............................................................................7 4.2.3. 占空比测量.................................................................................8 4.3. 测试结论............................................................................................9 参考文献................................................................................................................ 9
2 / 10量程自选的数字频率计
等精度数字频率计的设计
频率计测试中的精度计算
基于FPGA的等精度频率计
等精度数字频率计
等精度数字频率计的设计与实现
基于Protues数字频率计的设计与仿真
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