基于FPGA的等精度数字频率计设计
微电子学与固体电子学
张嘉伟113114312
目录
摘要 (3)
第一章课题背景 (4)
第二章方案设计及原理 (4)
1 多周期同步测频率测量原理 (4)
2 设计实现 (6)
2.1 FPGA程序设计 (6)
2.2 DSP程序设计 (7)
第三章主要模块的Verilog程序 (8)
1 计数器 (8)
2 除法器 (8)
3 分频器 (11)
4 BCD模块 (11)
第四章仿真结果 (12)
第五章设计总结 (13)
参考文献 (13)
摘要
本文主要论述了利用FPGA进行测量频率计数，FPGA实施控制实现多功能频率计的设计过程。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。等精度的测量方法不但具有较高的测量精度，而且在整个频率区域包成恒定的测试精度。
根据多周期同步测频率法的原则，选取了多周期同步测频法作为数字频率计的测量算法，提出了基于FPGA的数字频率计设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。
关键词：FPGA；等精度；频率计
第一章课题背景
随着大规模集成电路技术的发展及电子产品市场运作节奏的进一步加快，涉及诸如计算机应用、通信、智能仪表、医用设备、军事、民用电器等领域的现代电子设计技术已迈入一个全新的阶段。专家预言，未来的电子技术时代将是EDA 的时代，PLD作为EDA技术的一项重要技术，是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。
在电子测量技术中，频率测量是最基本的测量之一。工程中很多测量，如用振弦式测量力、时间测量、速度测量、速度控制等，都设计到频率测量，或可归结为频率测量。而常用的直接测量方法在使用中有较大的局限性，其测量精度随着被测信号频率的下降而降低，并且对被测信号的计数要产生±1个数字误差。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化；结合FPGA，具有集成度高、告诉和高可靠性的特点，是频率的测频范围可达到0.1Hz-50MHz，测频全域相对误差恒为百万分之一。
第二章方案设计及原理
1 多周期同步测频率测量原理
频率是周期信号在单位时间内的重复次数。电子计数器可以对一个周期信号发生的次数进行计数。如果某一信号在Ts时间间隔内的重复次数为N次，则该信号的频率f为
N
F
T
在直接测频率的基础上发展的多周期同步测频率法，在目前的测频系统中得到越来越广泛的应用。多周期同步法的测频原理如图1所示。
图1 多周期同步法测频原理波形图
首先，由控制线路给出闸门开启信号，此时，计数器并不开始计数，而是等到被测信号的上升沿到来时真正开始计数。然后，两组计数器分别对被测信号和标准信号进行计数，要等到被测信号下降沿到来时才整整结束计数，以完成1次测量过程。计数器的开闭与被测信号的完全同步的。
从图1中可以得到闸门时间不是固定的值，而是被测信号的整周期的倍数，即与被测信号同步，因而，不存在对被测信号计数的±1误差，可得到：
x
s
n m f f =
变形后可得：
x s n f f m =
对上式进行微分，可得
2
x s s n n df f dn df m
m
=-
+
由于1dn =±，
x
s
n m f f =
，因而可推出：
1x s x
s
df df f m
f =±+
从式中可以看出：测量误差与被测信号频率无关，从而实现了被测频带内的等精度测量；增大T 或提高s f 可以提高测量精度，标准频率误差为/s s df f ，因为晶体的稳定度很高，标准频率误差可以进行校准，校准后的标准频率误差可以忽略。
被测开始时，首先发出清零信号CLR ，使D 触发器和2个计数器清零，然后预制门控信号变为高电平（开闸门），在被测信号的下一个上升沿到来时，使同部门控信号上升为高电平（开同部门）。
图2 等精度测量原理图
于此同时启动两个计数器CNT1和CNT2，进入“计数允许周期”。这里我们将启动计数器进入计数操作的信号称为“计数允许信号”。在此期间，CNT1和CNT2
分别对被测信号（频率为
f）和标准信号（频率为s f）计数。经过pr T秒后预制
x
门控信号变为低电平，但由于此时Q端仍未高电平，因此2个计数器仍处于“计数允许周期”，直到下一个被测信号上升沿到来，Q端才变为低电平，将2个计数器同时关闭。可以看出，实际闸门时间与预制闸门时间并不严格相等，但差值不超过被测信号的一个周期。“计数允许周期”恰好是被测信号周期的整数倍，但不一定是校准频率信号的整数倍。由于标准频率信号与“计数允许信号”不相关，标准频率信号相对“计数允许信号”使能时间具有随机性，根据传统测频方案的误差分析，计数器CNT1的计数结果会有±1误差。
2设计实现
2.1 FPGA程序设计
FPGA程序框图如图3所示，由同步门D触发器、标准信号计数器、被测信号计数器和64-8多路选择器构成。其中预置门控信号CL、清零信号CLR、数据输出选择SEL[2..0]由DSP发出，FPGA通过START的下降沿同质DSP计数结束，可以分8次取数。
图3 FPGA结构框图
2.2 DSP程序设计
DSP的主要任务是：
（1）对FPGA整个工作进行控制
（2）接受并且保存FPGA的计数值
（3）对接收来的数据进行转换和加、减、乘、除运算并且数码显示结果（4）完成与PC机的通信
程序设计主要包括多FPGA工作方式、DSP的浮点运算、数据接收、中断显示、中断串口通信等。其主程序流程图如图4所示。
由于浮点数具有精度高、数的表示范围宽等特点，设计中采用单精度浮点数进行运算。计算过程中主要用足够长的尾数来保证数据的精度，用阶码来调整整数模（绝对值）的大小（即改变小数点的位置），并自动进行符号处理。设计中的浮点运算子程序有：浮点加法子程序、浮点乘法子程序、浮点转定子程序；以及数值转换子程序：定点证书二翻十、定点小树二翻十。由于DSP强大的运算能力，可以保证数据计算过程的快熟和准确，从而保证频率计的高精度与较高的测量速度。
图5 DSP的主程序流程
第三章主要模块的Verilog程序1 计数器
module Counter
(
iclk，
rst_n，
q，
overflow
);
inputiclk;
inputrst_n;
outputreg [3:0] q;
output overflow;
always @(posedgeiclk or negedgerst_n)
begin
if(~rst_n) q <= 4'h0;
else
begin
if(4'h9 == q) q <= 4'h0;
else q <= q + 4'h1;
end
end
assign overflow = 4'h9 == q;
endmodule
2 除法器
module sque_divider(a,b,c,d,done,clk,reset,load,error);
input [7:0]a,b;
input load;
inputclk,reset;
output [7:0]c,d;
outputdone,error;
reg[7:0] c,d;
reg[7:0] a1,b1;
reg[7:0]c1,d1;
regdone,error;
always @(posedgeclk or posedge reset) if(reset)
begin
done<=0;
error<=0;
end
else if(load)
begin
a1<=a;
d1<=0;
b1<=b;
done<=0;
error<=0;
end
else if (b1==0)//(b==0)
begin
error<=1;
end
else if((a1 begin c1<=a1; done=1; end else if((!done)&&(!error)) begin d1<=d1+1; a1<=a1-b; end always @(posedgeclk or posedge reset) if(reset) begin c<=0; d<=0; end else if(done) begin c<=c1; d<=d1; end endmodule timescale 1ns/10ps moduletest_sque_divider; reg [7:0]a,b; regclk,reset,load; wire [7:0]c,d; wiredone,error; initial begin clk=0; reset=0; load=0; #5 reset=1; #5 reset=0; #5 a=50; b=23; #3 load=1; #15 load=0; #50 a=150; b=13; #5 load=1; #15 load=0; #150 a=150; b=0; #15 load=1; #15 load=0; #50 a=150; b=110; #5 load=1; #15 load=0; end always #3 clk=!clk; sque_divider m1(.a(a),.b(b),.c(c),.d(d),.done(done),.clk(clk),.reset(reset),.load(load),.error(error)); endmodule 3 分频器 module divider(clk_in,enable,reset,clk_out); inputclk_in,enable,reset; outputclk_out; regclk_out; always @(posedgeclk_in) if(!reset) clk_out=1'b0; else if(enable) clk_out=!clk_out; initialclk_out=1'b0; endmodule 4 BCD模块 module B_BCD(binary,bcd); parameterB_SIZE=11; always@(bianry) begin bin=binary; result=0; begin repeat(B_SIZE-1) begin result[0]=bin[B_SIZE-1]; if(result[3:0]>4) result[3:0]=result[3:0]+4’d3; if(result[7:4]>4) result[7:4]=result[7:4]+4’d3; if(result[11:8]>4) result[11:8]=result[11:8]+4’d3; if(result[15:12]>4) result[15:12]=result[15:12]+4’d3; result=result<<1; bin=bin<<1; end result[0]=bin[B_SIZE-1]; bcd<=result; end end endmodule 第四章仿真结果 本系统比较复杂，因此采用自底向上的调试方法，也就是先进行各个单元电路的软件仿真和硬件调试，在各个单元电路调试好后再进行系统调试，最后进行硬件的编程固化及系统的组装。 图5-1 TOP 图5-2 计数模块 图5-3 测频周期模块 第五章设计总结 基于FPGA的等精度频率计的设计，采用Verilog语言，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法。软件平台是ALTERA公司的QuartusⅡ。本次设计包括了设计输入、编译、软件仿真、下载和硬件仿真等全过程。 通过本次设计对等精度数字频率计有了深刻的了解，并且自己学习了软件，不仅培养了自学能力，还能更好的运用，受益匪浅。 参考文献 [1]吴海明，王伟.基于单片机与FPGA的等精度频率计设计[J].兵工自动化，2009,28(3)：79-81. [2]莫琳.基于FPGA的等精度频率计的设计与实现[J]。现代电子技术，2004,10:81-84. [3]李云鹏，王思明.基于FPGA的等精度频率计设计[J].电子元器件应用，2007,9(11)：54-55. [4]林建英，伍勇.自适应快速高精度数字频率计片上系统设计的实现[J].实验科学与技术，2004,2(1)：27-30. [5]包明，赵明富.EDA技术与数字系统设计[M].北京：北京航空航天大学出版社，2001. 1 #include 2015 年全国大学生电子设计竞赛 全国一等奖作品 设计报告部分错误未修正，软 件部分未添加 竞赛选题：数字频率计（F 题） 摘要 本设计选用FPGA 作为数据处理与系统控制的核心，制作了一款超高精度的数字频率计，其优点在于采用了自动增益控制电路（AGC）和等精度测量法，全部电路使用PCB 制版，进一步减小误差。 AGC 电路可将不同频率、不同幅度的待测信号，放大至基本相同的幅度，且高于后级滞回比较器的窗口电压，有效解决了待测信号输入电压变化大、频率范围广的问题。频率等参数的测量采用闸门时间为1s 的等精度测量法。闸门时间与待测信号同步，避免了对被测信号计数所产生±1 个字的误差，有效提高了系统精度。 经过实测，本设计达到了赛题基本部分和发挥部分的全部指标，并在部分指标上远超赛题发挥部分要求。 关键词：FPGA 自动增益控制等精度测量法 目录 1. 系统方案 1.1. 方案比较与选择 宽带通道放大器 方案一：OPA690 固定增益直接放大。由于待测信号频率范围广，电压范围大，所以选用宽带运算放大器OPA690，5V 双电源供电，对所有待测信号进行较大倍数的固定增益。对于输入的正弦波信号，经过OPA690 的固定增益，小信号得到放大，大信号削顶失真，所以均可达到后级滞回比较器电路的窗口电压。 方案二：基于VCA810 的自动增益控制（AGC）。AGC 电路实时调整高带宽压控运算放大器VCA810 的增益控制电压，通过负反馈使得放大后的信号幅度基本保持恒定。 尽管方案一中的OPA690 是高速放大器，但是单级增益仅能满足本题基本部分的要求，而在放大高频段的小信号时，增益带宽积的限制使得该方案无法达到发挥部分在频率和幅度上的要求。 方案二中采用VCA810 与OPA690 级联放大，并通过外围负反馈电路实现自动增益控制。该方案不仅能够实现稳定可调的输出电压，而且可以解决高频小信号单级放大时的带宽问题。因此，采用基于VCA810 的自动增益控制方案。 正弦波整形电路 方案一：采用分立器件搭建整形电路。由于分立器件电路存在着结构复杂、设计难度大等诸多缺点，因此不采用该方案。 方案二：采用集成比较器运放。常用的电压比较器运放LM339 的响应时间为1300ns，远远无法达到发挥部分100MHz 的频率要求。因此，采用响应时间为4.5ns 的高速比较器运放TLV3501。 主控电路 方案一：采用诸如MSP430、STM32 等传统单片机作为主控芯片。单片机在现实中与FPGA 连接，建立并口通信，完成命令与数据的传输。 方案二：在FPGA 内部利用逻辑单元搭建片内单片机Avalon，在片内将单片机和测量参数的数字电路系统连接，不连接外部接线。 在硬件电路上，用FPGA 片内单片机，除了输入和输出显示等少数电路外，其它大部分电路都可以集成在一片FPGA 芯片中，大大降低了电路的复杂程度、减小了体积、电路工作也更加可靠和稳定，速度也大为提高。且在数据传输上方便、简单，因此主控电路的选择采用方案二。 数字频率计 摘要 以FPGA（EP2C8Q208C8N）为控制核心设计数字频率计，设计采用硬件描述语言Verilog 该作品主要包括FPGA控制、数码管模块、信号发生器、直流电源模块、独立按键、指示灯模块。主要由直流电源供电、数字信号发生器输出信号，FPGA 控制信号的采集、处理、输出，数码管显示数据，按键切换档位，指示灯显示档位。作品实现了测频、测周、测占空比，能准确的测量频率在10Hz 到100kHz之间的信号。 关键字: 频率计等精度 FPGA （EP2C8Q208C8N）信号发生器Verilog语言 一、系统方案论证与比较 根据题目要求，系统分为以下几个模块，各模块的实现方案比较选择与确定如下： 1．主控器件比较与选择 方案一：采用FPGA（EP2C8Q208C8N）作为核心控制，FPGA具有丰富的I/O 口、内部逻辑和连线资源，采集信号速度快，运行速度快，能够显示大量的信息，分频方便。 方案二：采用SST89C51作为主控器件，虽然该款单片机较便宜，但运行速度较慢，不适合对速度有太大要求的场合，并且不带AD，增加了外围电路。 综上所述，主控器件我选择方案一。 2.测量方法的比较与选择 方案一：采用测频法测量。在闸门时间内对时钟信号和被测信号同时计数，由于在闸门闭合的时候闸门时间不能是被测信号的整数倍，导致计数相差为一个被测信号时间，所以测频法只适合频率较高的测量。 方案二：采用测周法测量。用被测信号做闸门，在闸门信号内对时钟信号计数，由于在闸门闭合的时候闸门时间不能是时钟信号的整数倍，导致计数相差为一个时钟信号时间，所以测周法只适合较低频率的测量。 方案三：采用等精度法和测周法结合的方法。用等精度发测量1KHZ以上的频率，测周法测量1KHZ一下的频率。这种方法取长补短，既能准确的测高频又能测低频。 综上所述，测量方法我选用方案三。 3. 界面显示方案的选择 方案一：采用数码管显示，控制程序简单，价格便宜，显示直观。 方案二：液晶5110，虽然体积小，可以显示各种文字，字符和图案。 考虑到数码管完全可以满足数据显示要求，所以显示部分我选用方案一。 二、理论分析与计算 1、键盘设计 系统中我们采用独立键盘，用2个I/O控制2个键。原理是将2个I/O口直接接键盘的2个引脚，低电平有效，这种键盘的优点反应的速率快。 2、计算公式 （1）测频： 1khz以上：被测频率=时钟频率*（被测频率计数/时钟频率计数） 1khz以下：被测频率=时钟频率/（时钟频率在被测信号高电平计数+时钟频率在被测信号低电平计数） 2015 年全国大学生电子设计竞赛 全国一等奖作品 摘要 目录 等精度数字频率计的设计 李艳秋 摘要 基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在实用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于采用了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范围和幅度范围内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于FPGA 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。 关键词等精度测量，单片机，频率计，闸门时间，FPGA Ⅱ ABSTRACT Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in compared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the FPGA digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the high frequency measurement precision Keywords Precision survey, microcontroller, frequency meter, strobe time，field programmable gate array Ⅱ 江西理工大学应用科学学院 SOPC/EDA综合课程设计报告 完成时间2012年01月03日 目录 第一章设计项目的分析: 1.1 设计原理 1.2 设计要求 1.3 设计思路 第二章项目工作原理及模块工作原理 2.1 项目工作原理 2.2 频率测量模块的工作原理 2.3 周期测量模块的工作原理 2.3.1 直接周期测量法 2.3.2 等精度周期测量法 2.4 脉宽测量模块的工作原理 2.5 占空比测量模块的工作原理 第三章系统设计方案 3.1 等精度数字频率计项目设计方案 3.1.1等精度数字频率计的原理图 3.1.2系统的主要组成部分 3.1.3系统的基本工作方式 3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计 3.2 测频/测周期的实现 3.3 控制部件设计 3.4 计数部件设计 3.5 测量脉冲宽度的工作步骤 第四章主要VHDL源程序 4.1 频率计测试模块 4.2 计数模块 4.3 测频、周期控制模块 4.4 测脉宽、占空比控制模块 4.5 自校/测试频率选择模块 4.6 计数器二频率切换模块 第五章项目硬件测试及仿真结果 5.1 硬件试验情况 5.2 仿真结果 第六章设计总结 附录一参考文献 第一章设计项目的分析 1.1 设计原理 频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。 1.2 设计要求 (1) 对于频率测试功能，测频范围为0.1 Hz～70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。 (4) 对于占空比测试功能，测试精度为1%～99%。 1.3 设计思路 利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器B的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。其原理可用图1表示。 基于传统测频原理的频率计的测量精度将随被测信号的频率的下降而降低，在使用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 光电与通信工程学院课程设计报告书 课设名称：等精度频率计 年级专业及班级： 姓名： 学号： 一、课程设计目的 1、进一步熟悉 Quartus Ⅱ的软件使用方法，熟悉 keil 软件使用； 2、熟悉单片机与可编程逻辑器件的开发流程及硬件测试方法； 3、掌握等精度频率计设计的基本原理。 4、掌握独立系统设计及调试方法，提高系统设计能力。 实验设备 EDA最小系统板一块（康芯）、PC机一台、示波器一台、信号发生器一台、万用表一个。 二、设计任务 利用单片机与FPGA设计一款等精度频率计，待测脉冲的检测及计数部分由FPGA实现，FPGA的计数结果送由单片机进行计算，并将最终频率结果显示在数码管上。要求该频率计具有较高的测量精度，且在整个频率区域能保持恒定的测试精度，具体指标如下： a）具有频率测试功能：测频范围 100Hz~5MHz。测频精度：相对误差恒为基准频率的万分之一。 b）具有脉宽测试功能：测试范围 10μs~1s，测试精度：0.1μs。 c）具有占空比测试功能：测试精度1%~99%。 d）具有相位测试功能。 （注：任务a 为基本要求，任务 b、c、d 为提高要求） 三、基本原理 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。 3.1 等精度测频原理 等精度频率计主控结构如图 1 所示 预置门控信号 CL 选择为 0.1~1s 之间（通过测试实验得出结论：CL 在这个 范围内选择时间宽度对测频精度几乎没有影响）。BZH 和 TF 分别是 2 个高速计数器，BZH 对标准频率信号（频率为 Fs）进行计数，设计数结果为 Ns；TF 对被测信号（频率为Fx）进行计数，计数结果为 Nx，则有 MUX64-8 模块并不是必须的，可根据实际设计进行取舍。分析测频计测控时序，着重分析 START的作用，完成等精度频率计设计。 3.2 FPGA 模块 FPGA模块所要完成的功能如图 1 所示，由于单片机的速度慢，不能直接测量高频信号，所以使用高速 FPGA 为测频核心。100MHZ 的标准频率信号由FPGA 内部的 PLL 倍频实现，待测信号 TCLK 为方波，由信号发生器给出待测方波信号（注意：该方波信号带有直流偏置，没有负电压，幅值3.3V）。预制 FPGA/SOPC课程设计报告书 课题名称：等精度数字频率计的设计与实现 姓名： 学号： 院系：电子与信息工程系 专业：电子信息工程 指导教师： 时间：2012年6月 课程设计项目成绩评定表设计项目成绩评定表 课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、模块电路设计 (3) 四、系统调试与结果 (4) 五、主要元器件与设备 (6) 六、课程设计体会与建议 (6) 6.1、设计体会 (6) 6.2、设计建议 (7) 七、参考文献 (7) 一、设计目的 1、熟悉DE2_70电路板的引脚安排。 2、掌握芯片的逻辑功能及使用方法。 3、了解面包板结构及其接线方法。 4、了解等精度数字频率计的组成及工作原理。 5、熟悉等精度数字频率计的设计与制作。 二、设计思路 1、设计测量计算频率电路。 2、设计译码显示电路。 三、设计过程 3.1、系统方案论证 等精度测频的实现方法可简化为如图1 所示的框图。图中CNT l和CNT2 是两个可控计数器, 标准频率( fs ) 信号从CN Tl的时钟输入端CLK 输入, 经整 形后的被测信号( fx ) 从CNT 2 的时钟输入端CLK输入。每个计数器中的CEN 输入端为使能端, 用来控制计数器计数。当预置闸门信号为高电平( 预置时间开始) 时, 被测信号的上升沿通过D触发器的输入端, 同时启动两个计数器计数; 同样, 当预置闸门信号为低电平( 预置时间结束) 时, 被测信号的上升沿通过 D触发器的输出端, 使计数器停止计数。 图1 等精度数字频率计设计原理 等精度数字频率计的设计 （Design of equal precision digital frequency meter）作者：李欢（电子工程学院光信息科学与技术 1103班） 指导教师：惠战强 摘要：伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用于航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。本文首先综述了EDA技术的发展概况，FPGA/CPLD开发的涵义、优缺点，VHDL语言的历史及其优点，然后介绍了频率测量的一般原理。 关键字：电子设计自动化；VHDL语言；频率测量；数字频率计 Abstract The Electronic Design Automation (EDA) technology has become an important design method of analog and digital circuit system as the integrated circuit's growing. The EDA technology, which is closely connected with the electronic technology, microelectronics technology and computer science, can be used in designing electronic product automatically. Digital frequency meter is a basic measuring instruments. It is widely used in aerospace, electronics, monitoring and other fields. With equal precision frequency measurement accuracy to maintain a constant, and not with the measured signal varies.We firstly present some background information of EDA, FPGA/CPLD and VHDL;then introduced the general principle of frequency measurement. Keywords: Electronic Design Automation,VHDL, Frequency measurement,digital frequency meter. 杭州电子科技大学 毕业设计（论文）开题报告 题目数字频率计的设计与实现 学院通信工程学院 专业通信工程 姓名孔冬滨 班级12083414 学号12081423 指导教师易志强 一、综述本课题国内外研究动态，说明选题的依据和意义 (一)课题的意义 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。近年来,在现代电子系统设计领域中,电子设计自动化已成为重要的设计手段。简单的搭建电路已经不适应大规模电路设计要求。EDA的可编写程序设计硬件电路设计，可重复下载的优势非常明显。这样做既可节省时间又能避免不必要的资源浪费。数字频率计的设计,其功能是实现信号的频率、周期、占空比以及脉宽等指标的测量，在电子测量、航海、探测、军事等众多领域的应用范围广泛。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。而采用FPGA现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在Quartus II仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量，并且将使整个系统大大简化，提高了系统的整体性能和可靠性。 本课题采用的是等精度数字频率计，在一片FPGA开发板里实现了数字频率计的绝大部分功能，它的集成度远远超过了以往的数字频率计。又由于数字频率计最初的实现形式是用硬件描述语言写成的程序，具有通用性和可重用性。所以在外在的条件(如基准频率的提高，基准频率精度的提高)的允许下，只需对源程序作很小的改动，就可以使数字频率计的精度提高几个数量级。同时对于频率精度要求不高的场合，可以修改源程序，使之可以用较小的器件实现，从而降低系统的整体造价。 (二)国内外现状及发展趋势 我国在这个领域的发展是极其迅速，现在的技术实际已是多年来见证。我国现阶段电子产品的市场特点，电子数字化发展很快，数字频率计已经应用于高科技等产品上面，可以不夸张的说没有不包含有频率计的电子产品。我国的CD、VCD、DVD和数字音响广播等新技术已经大量进入市场，而在今天这些行业中都必须用到频率计。到今天频率计已开始并正向智能、精细的方向发展。 数字电路制造工业的进步，使得系统设计人员能在更小的空间实现更多的功能，从而提高系统可靠性和速度。现如今，数字频率计已经不仅仅是测量信号频率的装置了，用它还可以测量方波脉冲的脉宽。在人们的生活中频率计也发挥着越来越重要的作用，比如用数字频率计来监控生产过程，这样可以及时发现系统运行中的异常情况，以便给人们争取时间处理。 等精度频率计的设计 摘要：伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，促进了工程发展。 数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化的特点。本文首先综述了EDA技术的发展概况，FPGA/CPLD开发的涵义、优缺点，VHDL语言的历史及其优点，概述了EDA软件平台QUARTUSⅡ；然后介绍了频率测量的一般原理，利用等精度测量原理，通过FPGA运用VHDL 编程，利用FPGA(现场可编程门阵列)芯片设计了一个8位数字式等精度频率计，该频率计的测量范围为0-100MHZ,利用QUARTUS Ⅱ集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，该频率计有较高的实用性和可靠性。 关键词:电子设计自动化；VHDL语言；频率测量；数字频率计 1. 前言 21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随着IC技术的发展，电子设计自动化(Electronic Design Automation, EDA)己经逐渐成为重要设计手段，其广泛应用于模拟与数字电路系统等许多领域。 EDA是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术[1]。 VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top_Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。 数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用VHDL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分外，其余全部在一片FPGA 芯片上实现。整个系统非常精简，且具有灵活的现场可更改性。 本文用VHDL在CPLD器件上实现一种8 位数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且能对其他多种频率信号进行 数电课设报告 姓名：郑中权 学号：152210303127 班级：电子1班 江苏科技大学 2017/10/12 100MHz等精度频率计设计（基于Verilog HDL）一、设计要求： 提供一个幅值为10mV ~ 1 V，频率为 1 ~ 100MHz的正弦信号，需测试以下指标： 1.频率：测频范围 1Hz ~ 100MHz，测频精度为测频全域内相对误差恒为百万分之一。 2.占空比：测试精度 1% ~ 99% 3.相位差：测试两个同频率的信号之间的相位差，测试范围 0 ~ 360 二、设计分析 使用FPGA数字信号处理方法，首先需要将正弦信号转换成可读取的数字方波信号，再经过FPGA 设计计算得出所需测量值。 三、模电部分 首先选择比较器，对于 100 MHz 信号，比较器灵敏度需要达到5ns内，TI公司的LTV3501灵敏度为4.5ns，符合要求 由TLV3501数据手册得知：当频率低于 50MHz 的时候，正弦波的峰峰值需大于 20mV，频率高于 50MHz时，峰峰值需大于 1V。 然后需要选择放大器，当正弦波幅值为 10mV时，放大倍数需大于35。方法通过二级放大，一级用OPA847放大20倍，二级用OPA675放大8倍，得到总放大倍数160的正弦波。 经转换后的输出电压符合TTL电平要求，可以被识别出0和1。 四、数电部分 开发板：Cyclone IV E: EP4CE6E22C8 板载时钟为 50MHz，带4个按键和一个复位键（按键按下为0，抬起为1），四个七段数码管（共阳），FPGA的引脚可由杜邦线引出。 设计思路： 测量频率： 输入一个100MHz的基准频率，由计数器CNT1来计算基准频率的上升沿个数，即周期数。 输入一个被测信号，它由计数器CNT2来测量周期数。 两个信号在同一个使能信号EN（使能信号时间为1~2s）下开始计数，计数完后，存储计数结果，由（CNT1 * 10）可以算出具体的计数时间（单位ns），再由(（CNT1 * 10ns）/CNT2 )*10^9可算得被 作品总结 智冰冰 前几天做了数字频率计，虽然做的不是太好吧，但是还算是做出来了，我在这里就对大家分享一下我的制作过程，希望想做频率计的朋友能够少走一些弯路，如果有不好的地方请大家提出来，如果有更好的方法也可以和我交流交流。 拿到这个题目我首先看到题目要求频率计要能测频率、测周期、测占空比，所以我们要准备的东西就要有FPGA板，51开发板（主要利用数码管模块）、直流稳压电源、数字信号发生器。准备好这些东西之后就要考虑作品方案问题了。 确立作品方案是整个作品中比较重要的一部分，如果作品方案不合理，就不会做出来比较好的作品。在确立数字频率计设计方案的时候，首先就要确定用什么方法实现测频率、测周期、测占空比，查找了一些资料，大概知道了一下三种方法： （1）测频率法：测频率法是用脉冲信号产生一个固定的闸门时间t，在固定的闸门时间t内对被测信号进行计数，然后运算求出被测信号频率、周期，但是在闸门时间t内不能保证被测信号计数为整数个，这就会让被测信号产生±1的误差，所以当被测信号频率高时测量比较准确，但是测低频时误差就比较大了。 （2）测周期法：测频率法是用被测信号作为门控信号，在闸门时间t内对脉冲信号进行计数，然后运算求出被测信号频率、周期，但是同样的在闸门时间t内不能保证脉冲信号计数为整数个，这就会让脉冲信号产生±1的误差，所以当被测信号频率低时，相对来说比较准确，但对于高频来说误差就大了。 （3）等精度法：等精度测量是用脉冲信号产生一个预置闸门，然后在预置闸门时间内通过被测信号上升沿产生一个实际闸门，这样实际闸门刚好是被测信号的整数倍。在计数允许时间内，同时对脉冲信号和被测信号进行计数，再通过数学公式推导得到被测信号的频率。由于门控信号是被测信号的整数倍，就消除了对被测信号产生的±l周期误差，但是会产生对脉冲信号±1周期的误差。但是相对测频率法来说误差相对较小。 确立好自己的设计方案后，就要设计自己的程序了。下面就那我的程序进行分析一下，虽然写的不是很完美，但是分析出来之后希望能给大家带来一些帮助。 下图是我的程序的的总体设计，共分了5块：测频、测周期、测占空比、档位选择、数码管显示。因为只有六个数码管，所以每次只能显示六个数字，所以要进行档位切换，我的测频用了两个档位，hz、khz，测周期用了us、ms两个档位，上面四个档位是根据测得数据的大小自动切换，我用了不同颜色的指示灯进行了标记，另外就是测频、测周期、测占空比的数据不能同时在数码管上显示，所以又加了屏幕切换，用按键控制，并且用不同颜色的指示灯表示。 精度频率计的设计 一 摘要 本设计是基于MCS-51单片机的等精度频率计。输入信号为峰峰值5v 的正弦信号，频率测量范围10HZ~100MHZ ，频率测量精度为0.1%。采用1602液晶显示器显示测量结果。信号源由PROTEUS 的虚拟信号发生器产生。 二 关键词 频率计 等精度 单片机 分频 三 设计原理与总体方案 测量一个信号的频率有两种方法：第一种是计数法，用基准信号去测量被测信号的高电平持续的时间，然后转换成被测信号的频率。第二种是计时法，计算在基准信号高电平期间通过的被测信号个数。 根据设计要求测量10HZ~100MHZ 的正弦信号，首先要将正弦信号通过过零比较转换成方波信号，然后变成测量方波信号。如果用第一种方法，当信号频率超过1KHZ 的时候测量精度将超出测量极度要求，所以当被测信号的频率高于1KHZ 的时候需要将被测信号进行分频处理。如果被测信号频率很高需要将被测信号进行多次分频直到达到设计的精度要求。 根据设计要求用单片机的内部T0产生基准信号，由INTO 输入被测信号，通过定时方式计算被测信号的高电平持续时间。通过单片机计算得出结果，最后有1062液晶显示器显示测量结果。等精度频率计的系统设计框架如下图1所示。 图1 等精度频率计系统设计框图 四 芯片以及电路介绍 硬件电路主要分为信号转换电路、分频电路、数据选择电路、单片机系统和显示电路 AT89C51 液晶显示 被测信 号 信号转换（过零 比较） 分频处理 数据选 择器 五部分。 电平转换电路： 要将正弦信号转换成方波信号可以用过零比较电路实现。正弦信号通过LM833N与零电平比较，电压大于零的时候输出LM833N的正电源+5V，电压小于零的时候输出负电源0V。具体电路如图2所示。 图2信号转换电路 分频电路： 分频电路采用十进制的计数器74HC4017来分频，当被测信号脉冲个数达到10个时74HC4017产生溢出，C0端输出频率为输入频率的1/10，达到十分频的作用。如果当频率很高是需要多次分频只需将多片74HC4017级联就可以了。74HC4017时序图如图3所示，系统分频电路如图4所示。 图374HC4017时序图 基于FPGA的等精度数字频率计设计 微电子学与固体电子学 张嘉伟113114312 目录 摘要 (3) 第一章课题背景 (4) 第二章方案设计及原理 (4) 1 多周期同步测频率测量原理 (4) 2 设计实现 (6) 2.1 FPGA程序设计 (6) 2.2 DSP程序设计 (7) 第三章主要模块的Verilog程序 (8) 1 计数器 (8) 2 除法器 (8) 3 分频器 (11) 4 BCD模块 (11) 第四章仿真结果 (12) 第五章设计总结 (13) 参考文献 (13) 摘要 本文主要论述了利用FPGA进行测量频率计数，FPGA实施控制实现多功能频率计的设计过程。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。等精度的测量方法不但具有较高的测量精度，而且在整个频率区域包成恒定的测试精度。 根据多周期同步测频率法的原则，选取了多周期同步测频法作为数字频率计的测量算法，提出了基于FPGA的数字频率计设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。 关键词：FPGA；等精度；频率计 第一章课题背景 随着大规模集成电路技术的发展及电子产品市场运作节奏的进一步加快，涉及诸如计算机应用、通信、智能仪表、医用设备、军事、民用电器等领域的现代电子设计技术已迈入一个全新的阶段。专家预言，未来的电子技术时代将是EDA 的时代，PLD作为EDA技术的一项重要技术，是电子设计领域中最具活力和发展前途的一项技术，它的影响丝毫不亚于70年代单片机的发明和使用。 在电子测量技术中，频率测量是最基本的测量之一。工程中很多测量，如用振弦式测量力、时间测量、速度测量、速度控制等，都设计到频率测量，或可归结为频率测量。而常用的直接测量方法在使用中有较大的局限性，其测量精度随着被测信号频率的下降而降低，并且对被测信号的计数要产生±1个数字误差。采用等精度频率测量方法具有测量精度保持恒定，不随所测信号的变化而变化；结合FPGA，具有集成度高、告诉和高可靠性的特点，是频率的测频范围可达到0.1Hz-50MHz，测频全域相对误差恒为百万分之一。 第二章方案设计及原理 1 多周期同步测频率测量原理 频率是周期信号在单位时间内的重复次数。电子计数器可以对一个周期信号发生的次数进行计数。如果某一信号在Ts时间间隔内的重复次数为N次，则该信号的频率f为 N F T 在直接测频率的基础上发展的多周期同步测频率法，在目前的测频系统中得到越来越广泛的应用。多周期同步法的测频原理如图1所示。等精度频率计设计C程序
全国大学生电子设计大赛题一等奖数字频率计
等精度频率计的实验报告
全国大学生电子设计大赛F题一等奖数字频率计
设计报告 部分错误未修正，软 件部分未添加
竞赛选题：数字频率计（F 题）
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本设计选用 FPGA 作为数据处理与系统控制的核心，制作了一款超高精度 的数字频率计，其优点在于采用了自动增益控制电路（AGC）和等精度测量法， 全部电路使用 PCB 制版，进一步减小误差。
AGC 电路可将不同频率、不同幅度的待测信号，放大至基本相同的幅度， 且高于后级滞回比较器的窗口电压，有效解决了待测信号输入电压变化大、频率 范围广的问题。频率等参数的测量采用闸门时间为 1s 的等精度测量法。闸门时 间与待测信号同步，避免了对被测信号计数所产生±1 个字的误差，有效提高了 系统精度。
经过实测，本设计达到了赛题基本部分和发挥部分的全部指标，并在部分指 标上远超赛题发挥部分要求。
关键词：FPGA 自动增益控制 等精度测量法
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摘 要....................................................................................................................1 目录........................................................................................................................ 2 1. 系统方案...................................................................................................3
1.1. 方案比较与选择................................................................................3 1.1.1. 宽带通道放大器.........................................................................3 1.1.2. 正弦波整形电路.........................................................................3 1.1.3. 主控电路.....................................................................................3 1.1.4. 参数测量方案.............................................................................4
1.2. 方案描述............................................................................................4 2. 电路设计...................................................................................................4
2.1. 宽带通道放大器分析........................................................................4 2.2. 正弦波整形电路................................................................................5 3. 软件设计...................................................................................................6 4. 测试方案与测试结果...............................................................................6 4.1. 测试仪器............................................................................................6 4.2. 测试方案及数据................................................................................7
4.2.1. 频率测试.....................................................................................7 4.2.2. 时间间隔测量.............................................................................7 4.2.3. 占空比测量.................................................................................8 4.3. 测试结论............................................................................................9 参考文献................................................................................................................ 9
2 / 10等精度数字频率计的设计
等精度数字频率计
基于FPGA的等精度频率计
等精度数字频率计的设计与实现
等精度数字频率计的设计
开题报告数字频率计
等精度频率计的设计
100MHz等精度频率计设计(基于Verilog HDL)
基于FPGA的等精度数字频率计总结
等精度频率计
基于FPGA的等精度数字频率计设计(修订版)
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