根据上表初始值和本原多项式可以生成相应参数的伪随机序列，伪随机序列生成流程图流程图如图：
n 号移位寄存器
n 号移位寄存器系数模2加法器
以PRBS4为例，本原多项式为X 4+X 3+1=0；初始值 0 0 0 1；则生成序列如表：
寄存器4数据位输出序列，构成伪随机序列，序列周期24-1。
第二章流密码 一、填空： 1. 分组密码和流密码的根本区别在于____________________________ 2. n-LFSR最大周期是__________ 3. 已知一3-FSR，其反馈函数为f(a1,a2,a3)=a1⊕a2a3，且当前的状态(a3,a2,a1)=(101)， 则其前两个状态分别是____________，输出序列的周期是____________ 4. n级m序列的异相自相关函数值为____________________ 5. 序列{a i}为m序列的充要条件是_________________________________ 6. 已知{a i}为m序列，且在该序列中最大0游程为4，则该序列的周期是_______ 7. 已知p(x)=x3+x+1, 则其产生的非0序列的异相自相关函数值是________ 8. n级M序列的周期是____________ 9. 已知一钟控生成器由LFSR1控制LFSR2，极小多项式分别为f1(x)=1+x+x3和 f2(x)=1+x2+x3，则产生序列的周期为___________________，线性复杂度为______________________。 10. 已知LFSR1为一10级m序列，LFSR2为以5级m序列，则构成的钟控序 列的周期为______,线性复杂度为______________ 11. n级m序列中长为i的1游程有多少_____，长为n的1游程有多少_____， 长为n的0游程有几个___ 12. 至少知道_________个连续的密钥流bit可以破译m序列 13. RC4算法的最大密钥长度是___________ 14. 已知某一n级LFSR其非零状态的状态转移图为一个大圈，则其产生的非0 序列的周期是________ 15. eSTREAM计划候选算法Grain v1的密钥长度______是针对硬件还是软件开 发的__________ 二、选择：每一项有1个或多个选项是正确的 1. 下面哪些多项式可以作为非退化的5-LFSR的反馈函数(状态转移函数)_____ A. 1+x+x4 B. x1⊕x2⊕x4x5 C. 1+x+x5 D. x4+x5 2．对于一个n-LFSR，设其序列生成函数为A(x)，特征多项式p(x)，全0状态除外，则下面那个要素与其它要素不是一一对应的________
M序列发生器 M序列是最常用的一种伪随机序列，是一种线性反馈移位寄存器序列的简称。带线性反馈逻辑的移位寄存器设定各级寄存器的初试状态后，在时钟的触发下，每次移位后各级寄存器状态都会发生变化。其中一级寄存器（通常为末级）的输出，随着移位寄存器时钟节拍的推移会产生下一个序列，称为移位寄存器序列。他是一种周期序列，周期与移位寄存器的级数和反馈逻辑有关。 以4级移位寄存器为例，线性反馈结构如下图： 4级以为寄存器反馈图 其中a4=a1+a0
信号a4:a0禁止出现全0，否则将会出现全0，序列不变化。实验仿真 Code： library IEEE; use IEEE.STD_LOGIC_1164.ALL; -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values --use IEEE.NUMERIC_STD.ALL; -- Uncomment the following library declaration if instantiating -- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity random_4 is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC;
din : in STD_LOGIC_VECTOR (3 downto 0); dout : out STD_LOGIC_VECTOR (3 downto 0); load : in STD_LOGIC); end random_4; architecture Behavioral of random_4 is signal rfsr :std_logic_vector(3 downto 0); --signal temp:std_logic; begin process(clk,reset,load,din) begin if (reset ='1') then rfsr <=(others =>'0'); elsif (clk' event and clk='1') then if(load ='1') then ----load =1 rfsr<= din; else rfsr(3) <= rfsr(0) xor rfsr(1); rfsr(2 downto 0) <= rfsr(3 downto 1); end if; end if; end process; ------signal rename----
伪随机码发生器设计 1 引言 随着科学技术的进步，现代战争样式向信息战形式发展。现代战争胜负对于信息获取的依赖程度前所未有的提高。在现代战争中，若己方的通讯交流方式早敌军破获，则地方将获取己方部队动向或实施信息干扰。将会使部队陷入极其危险地境地中。因此，信息战对通讯加密手段的要求极高。 伪随机序列(Pseudonoise Sequence)又称伪噪声或伪随机码,具有类似随机信号的一些统计特性,但又是有规律的,容易产生和复制的。最大长度线性移位寄存器序列(m序列)是保密通信中非常重要的一种伪随机序列,它具有随机性、规律性及较好的自相关和互相关性,而且密钥量很大。利用m序列加密数字信号,使加密后的信号在携带原始信息的同时具有伪噪声的特点,以达到在信号传输的过程中隐藏信息的目的;在信号接收端,再次利用m序列加以解密,恢复出原始信号。这样，通过对m序列的应用，将大大的提高通讯的保密程度和防窃取能力。这样的通讯手段被称为扩展频谱通信 扩展频谱通信（Spread Spectrum Communication）是将待传送的信息数据被伪随机编码也就是扩频序列调制，实现频谱扩展以后再在信道中传输，接收端则采用与发送端完全相同的编码进行解调和相关处理，从而恢复出原始的信息数据。在这其中，伪随机码发生器是十分重要的一环，是对信息加密的核心器件。m序列伪随机码发生器即使通过m序列的方式对信息数据编码。 本系统所设计的伪随机码发生器，产生m序列伪随机码。系统采用AT89S51单片机作为控制芯片，控制使用LCD12864显示处理器产生的m序列伪随机码，并且可通过按键对参数修改，设置初始码及m 序列长度。单片机根据设定的初始码及m序列长度，按照约定的逻辑运算关系，循环往复的产生0或者1。 2 发生器系统设计 2.1总体设计 系统分为信息处理、实时显示和按键修改共五大模块。 系统总体结构框图如图1所示：
实验一伪随机码发生器实验 电科1103 杨帆 3110104337 一、实验目的 1、掌握伪随机码的特性。 2、掌握不同周期伪随机码设计。 3、用基本元件库和74LS系列元件库设计伪随机码。 4、了解ALTERA公司大规模可编程逻辑器件EPM7128SLC84内部结构和应用。 5、学习FPGA开发软件MAXPLUSⅡ，学习开发系统软件中的各种元件库应用。 6、熟悉通信原理实验板的结构。 二、实验仪器 1、计算机一台 2、通信基础实验箱一台 3、100MHz示波器一台 三、实验原理 伪随机码是数字通信中重要信码之一，常作为数字通信中的基带信号源； 扰码；误码测试；扩频通信；保密通信等领域。伪随机码的特性包括四个方 面： 1、由n级移位寄存器产生的伪随机序列，其周期为-1； 2、信码中“0”、“1”出现次数大致相等，“1”码只比“0”码多一个； 3、在周期内共有-1游程，长度为i 的游程出现次数比长度为i+1的游程出现 次数多一倍； 例如：四级伪码产生的本原多项式为X 4 ＋X 3+1。 利用这个本原多项式构成的4级伪随机序列发生器产生的序列为： 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 四、实验内容及步骤 1、在MAXPLUSⅡ设计平台下进行电路设计 1.1 四级伪随机码发生器电路设计 电路原理图如图1-2所示。
在MAXPLUS II 环境下输入上述电路，其中：dff ------ 单D触发器 xor ------ 二输入异或门 nor4 ------ 四输入或非门 not ------ 反相器 clk ------ 时钟输入引脚（16M时钟输入） 8M ------ 二分频输出测试点引脚 nrz ------ 伪随机码输出引脚
通信工程专业 计算机课程设计 题目基于MATLAB的伪随机序列发生器的设计 学生姓名学号 所在院(系) 专业班级 指导教师 完成地点 2013年 11 月 12 日
计算机课程设计任务书 院(系) 专业班级学生姓名 一、课程设计题目基于matlab的伪随机序列发生器的设计 二、课程设计工作自 2013 年 10 月 27 日起至 2013 年 11 月 22 日止 三、课程设计进行地点: 四、课程设计的内容要求： 1、要求完成七级m 序列发生器的设计（本原多项式自定）； 2、要求完成五级gold 序列发生器的设计（本原多项式自定）； 3、采用matlab实现，并对其进行调试运行； 4、要求能清楚观察到稳定的序列。 指导教师系(教研室) 通信工程系 接受任务开始执行日期 2013年10月27日学生签名 基于matlab的伪随机序列发生器的设计
[摘要]伪随机序列码越来越受到人们的重视，被广泛用于导弹、卫星、飞船轨道测量和跟踪、雷达、导航、移动通信、保密通信和通信系统性能的测量以及数字信息处理系统中。本文主是对基于matlab的伪随机序列发生器的设计，及其利用matlab软件对其进行仿真和利用simulink对其仿真性能的研究，主要阐述了扩频系统中m序列和gold序列的产生。在第一部分中介绍了课题研究的背景，第二部分中介绍了扩频系统的相关知识，第三部分介绍了m序列和Gold序列产生的原理和方法，第四部分利用matlab和simulink对其进行仿真。 [关键词]伪随机序列 m序列移位寄存器 Design of the pseudo-random sequence generator based on matlab
第六章 扩频系统使用的伪随机码（PN 码） 在扩展频谱系统中，常使用伪随机码来扩展频谱。伪随机码的特性，如编码类型，长度，速度等在很大程度上决定了扩频系统的性能，如抗干扰能力，多址能力，码捕获时间。 6.1 移位寄存器序列 移位寄存器序列是指由移位寄存器输出的由“1”和“0”构成的序列。相应的时间波形是指由“1”和“-1”构成的时间函数，如图6-1所示。 图6-1 （a ）移位寄存器序列 （b ）移位寄存器波形 移位寄存器序列的产生如图6-2 。主要由移位寄存器和反馈函数构成。移位寄存 器内容为),,,(21n x x x f 或1，反馈函数的输入端通过系数与移位寄存器的各级状态相联（)(1)(0通或断=i c ）输出通过反馈线作为1x 的输入。移位寄存器在时钟的作用下把反馈函数的输出存入1x ，在下一个时钟周期又把新的反馈函数的输出存入1x 而把原1x 的内容移入2x ，依次循环下去，n x 不断输出。 根据反馈函数对移位寄存器序列产生器分类： (1) 线性反馈移位寄存器序列产生器（LFSRSG ）：如果),,(1n x x f 为n x x ,,1 的模2加。 (2) 非线性反馈移位寄存器序列产生器（NLFSRSG ）：如果),,(1n x x f 不是n x x ,,1 的 模2加。 例1： LFSRSG ：n=4，4314321),,,(x x x x x x x f ⊕⊕= (a) 图6-2 移位寄存器序列生成器
共16个不同状态，1111，0000为死态，每个状态只来自一个前置态。 例2： LFSRSG ：n=4，4143214321),,,(,1,0,0,1x x x x x x f c c c c ⊕===== 设初态为:1,1,1,14321====x x x x ，则移位寄存器状态转移图如下：
H a r b i n I n s t i t u t e o f T e c h n o l o g y EDA技术高级应用 实验报告 姓名：禾小鬼 同组人： 学号：16S 班级：信息2班 指导教师：xxx 院系：电信学院
实验二伪随机信号发生器 一、实验原理 实验要求设计一个伪随机信号发生器，什么是伪随机信号发生器？如果一个序列，一方面它是可以预先确定的，并且是可以重复地生产和复制的；一方面它又具有某种随机序列的随机特性（即统计特性），我们便称这种序列为伪随机序列。因此可以说，伪随机序列是具有某种随机特性的确定的序列。它们是由移位寄存器产生确定序列，然而他们却具有某种随机序列的随机特性。因为同样具有随机特性，无法从一个已经产生的序列的特性中判断是真随机序列还是伪随机序列，只能根据序列的产生办法来判断。伪随机序列系列具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。这些特性使得伪随机序列得到了广泛的应用，特别是在CDMA系统中作为扩频码已成为CDMA技术中的关键问题。特性为序列中两种元素出现的个数大致相等；如果把n个元素连续出现叫做一个长度为n的元素游程，则序列中长度为n的元素游程比长度为n+1的元素游程多一倍；序列有类似白噪声的自相关函数。 实验指导书上已经给出一个4位伪随机信号发生器的原理图，如图1所示，一个4位的移位寄存器，第1级和第4级的输出信号通过一个异或门反馈到第1级的输入。随着连续的时钟周期信号，可以生成15个不同的测试向量。 图1 伪随机二进制序列产生器 在开始之前，首先要明确设计目的，我们的想要用电路图方法实现设计一个“伪随机信号发生器”。首先设计一个4位伪随机信号发生器，按照图1所示连接电路即可。然后，扩展到多位。
第三章 简单随机抽样 第一节 简单随机抽样概述 一、简单随机抽样的概念 简单随机抽样也叫作纯随机抽样。其概念可有两种等价的定义方法： 定义之一：简单随机抽样就是从总体N 个抽样单元中，一次抽取n 个单元时，使全部可能的)(N n A 种不同的样本被抽到的概率均相等，即都等于1/A 。 按简单随机抽样，抽到的样本称为简单随机样本。 按上述定义，在抽取简单随机样本之前，应将所有可能的互不相同的样本一一列举出来。但当N 与n 都比较大时，要列出全部可能的样本是不现实的。因此，按上述定义进行抽样是不太方便的。 定义之二：简单随机抽样是从总体的N 个抽样单元中，每次抽取一个单元时，使每一个单元都有相等的概率被抽中，连续抽n 次，以抽中的n 个单元组成简单随机样本。 由于定义二无需列举全部可能的样本，故比较便于组织实施。但按这个定义进行抽样时，仍然需要掌握一个可以赖以实施抽样的抽样框。 二、简单随机抽样的具体实施方法 常用的有抽签法和随机数法两种。 (一)抽签法 抽签法是先对总体N 个抽样单元分别编上1到N 的号码，再制作与之相对应的N 个号签并充分摇匀后，从中随机地抽取n 个号签(可以是一次抽取n 个号签，也可以一次抽一个号签，连续抽n 次)，与抽中号签号码相同的n 个单元即为抽中的单元，由其组成简单随机样本。 抽签法在技术上十分简单，但在实际应用中，对总体各单元编号并制作号签的工作量可能会很繁重，尤其是当总体容量比较大时，抽签法并不是很方便，而且也往往难以保证做到等概率。因此，实际工作中常常使用随机数法。 (二)随机数法 随机数法就是利用随机数表、随机数骰子或计算机产生的随机数进行抽样。由于计算机产生的随机数实际上是伪随机数，不是真正的随机数，特别是直接采用一般现成程序时，产生的随机数往往不能保证其随机性。因此，一般使用随机数表，或用随机数骰子产生的随机数，特别在n 比较大时。 1、随机数表及其使用方法 随机数表是由0到9的10个阿拉伯数字进行随机排列组成的表。 所谓随机排列，即每个数字都是按等概和重复独立抽取的方式排定的。在编制时，使用一种特制的电器或用计算机，将0至9的10个数字随机地自动摇出，每个摇出的数字就是一个随机数字。为使用方便，可依其出现的次序，按行或按列分成几位一组进行排列。根据不同的需要，它们所含数字的多少以及分位和排列的方式尽可以不同。 目前，世界上已编有许多种随机数表。其中较大的有兰德公司编制，1955年出版的100万数字随机数表，它按五位一组排列，共有20万组；肯德尔和史密斯编制，1938年出版的10万数字随机数表，它也按五位一组排列，共有25000组。我国常用的是中国科学院数学研究所概率统计室编印的《常用数理统计表》中的随机数表。 随机数表的用途很多，不仅可以组织等概样本，也可组织不等概样本。 简单随机抽样属等概率抽样，在使用随机数表时，要注意以下几点：
实验一 伪随机码发生器实验 一、实验目的 1、 掌握伪随机码的特性。 2、 掌握不同周期伪随机码设计。 3、 用基本元件库和74LS系列元件库设计伪随机码。 4、 了解ALTERA公司大规模可编程逻辑器件EPM7128SLC84内部结构和应用。 5、 学习FPGA开发软件MAXPLUSⅡ，学习开发系统软件中的各种元件库应用。 6、 熟悉通信原理实验板的结构。 二、实验仪器 1、 计算机 一台 2、 通信基础实验箱 一台 3、 100MHz 示波器 一台 三、实验原理 伪随机码是数字通信中重要信码之一，常作为数字通信中的基带信号源；扰码；误码测试；扩频通信；保密通信等领域。伪随机码的特性包括四个方面： 1、 由n 级移位寄存器产生的伪随机序列，其周期为-1； n 2 2、 信码中“0”、“1” 出现次数大致相等，“1”码只比“0”码多一个； 3、 在周期内共有-1游程，长度为 i 的游程出现次数比长度为 i+1的 游程出现 次数多一倍； n 24、 具有类似白噪声的自相关函数，其自相关函数为： ()() ?? ? ?≤≤=??=2 210 12/11n n τττρ 其中n 是伪随机序列的寄存器级数。 例如：四级伪码产生的本原多项式为X 4＋X 3+1。 利用这个本原多项式构成的4级伪随机序列发生器产生的序列为： 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 相应的波形图如图1-1所示：
图1-1 四级伪随机序列波形图 用4个D 触发器和一个异或门构成的伪码发生器具有以下特性： 1、 周期为24-1=15； 2、 在周期内“0”出现24 -1-1=7次，“1”出现24 -1=8次； 3、 周期内共有24 -1 =8个游程； 4、 具有双值自相关特性，其自相关系数为： ????≤≤??==2 21)12(10 14 4τ / τ ρ(τ) 四、实验内容及步骤 1、在MAXPLUSⅡ设计平台下进行电路设计 1.1 四级伪随机码发生器电路设计 电路原理图如图1-2所示。 图1-2 四级伪随机码电路原理图 在MAXPLUS II 环境下输入上述电路，其中： dff ------ 单D触发器 xor ------ 二输入异或门 nor4 ------ 四输入或非门 not ------ 反相器 clk ------ 时钟输入引脚（16M时钟输入） 8M ------ 二分频输出测试点引脚 nrz ------ 伪随机码输出引脚 1.2 实验电路编译及FPGA 引脚定义 完成原理图输入后按以下步骤进行编译： (1) 在Assign Device 菜单选择器件MAX7128SLC84。
伪随机序列发生器 一、实验目的： 理解伪随机序列发生器的工作原理以及实现方法，掌握MATLAB\DSP BUILDER设计的基本步骤和方法。 二、实验条件： 1. 安装WindowsXP系统的PC机； 2. 安装QuartusII6.0 EDA软件； 的序列发生器，并通 ⒈ ⒉ ⒊⒋⒌⒍⒎⒏ ⒐ ⒑ ⒒⒓⒔⒕⒖⒗ 四、实验原理： 对于数字信号传输系统，传送的数字基带信号(一般是一个数字序列)，由于载有信息，在时间上往往是不平均的(比如数字化的语音信号)，对应的数字序列编码的特性，不利于数字信号的传输。对此，可以通过对数字基带信号预先进行“随机化”(加扰)处理，使得信号频谱在通带内平均化，改善数字信号的传输；然后在接受端进行解扰操作，恢复到原来的信号。伪随机序列广泛应用与这类加扰与解扰操作中。我们下面用DSP BUILDER来构建一中伪随机序列发生器——m序列发生器，这是一种很常见的伪随机序列发生器，可以由线性反馈器件来产生，如下图：
其特征多项式为： ()∑==n i i i x C x F 0 注：其中的乘法和加法运算都是模二运算，即逻辑与和逻辑或。 可以证明，对于一个n 次多项式，与其对应的随机序列的周期为。 12?n 接下来我们以为例，利用DSP BUILDER 构建这样一个伪随机序列发生器。 125++x x 开Simulink 浏览器。 Simulink 我们可以看到在Simulink 工作库中所安装的Altera DSP Builder 库。 2. 点击Simulink 的菜单File\New\Model 菜单项，新建一个空的模型文件。
MATLAB实验报告 姓名：李金玮 学号：14061114 班级：14184111
实验七伪随机序列的产生与相关特性分析 一、实验目的 1、了解伪随机序列的相关知识。 2、了解m 序列的相关知识，了解其相关性质。 3、学会用matlab 实现方框图描述的系统，并由此产生m 序列。 二、相关理论知识 （1）伪随机序列 伪随机序列, 又称伪随机码, 是一种可以预先确定并可以重复地产生和复制, 又具有随机统计特性的二进制码序列。在现代工程实践中, 伪随机信号在移动通信、导航、雷达和保密通信、通信系统性能的测量等领域中有着广泛的应用。例如，在连续波雷达中可用作测距信号, 在遥控系统中可用作遥控信号, 在多址通信中可用作地址信号, 在数字通信中可用作群同步信号, 还可用作噪声源以及在保密通信中的加密作用等。伪随机发生器在测距、通信等领域的应用日益受到人们重视。 伪随机信号与随机信号的区别在于: 随机信号是不可预测的, 它在将来时刻的取值只能从统计意义上去描述；伪随机序列实质上不是随机的, 而是收发双方都知道的确定性周期信号。之所以称其为伪随机序列, 是因为它表现出白噪声采样序列的统计特性, 在不知其生成方法的侦听者看来像真的随机序列一样。m 序列作为一种基本的PN 序列,具有很强的系统性、规律性和相关性。 （2）m 序列的产生 ①线性反馈移位寄存器 m 序列发生器的系统框图如图。其中加法器为“模2 相加”运算，寄存器与反馈的每一位只有1、0 两种状态。
由于带有反馈，因此在移位脉冲作用下，移位寄存器各级的状态将不断变化，通常移位寄存器的最后一级做输出，输出序列为 输出序列是一个周期序列。其特性由移位寄存器的级数、初始状态、反馈逻辑以及时钟速率(决定着输出码元的宽度)所决定。当移位寄存器的级数及时钟一定时，输出序列就由移位寄存器的初始状态及反馈逻辑完全确定。当初始状态为全零状态时，移位寄存器输出全0序列。为了避免这种情况，需设置全0 排除电路。 三、实验任务 编写程序利用5级移位寄存器产生m序列，初始状态全1，抽头系数[1 0 0 1 1 1]。 四.我自己的实验代码 clear all close all solve=0; zk=0 a=[1,1,1,1,1]%an c=[1,1,1,0,1,1] lena=length(a) lenb=length(c) newc=fliplr(c) shuchu=zeros(1,lena) for zk=1:2^(lena+1) for k=1:lena zhong(k)=a(k)*newc(k); lenz=length(zhong) %solve=0; end%%%%得到每个被加数 for t=1:lenz solve=solve+zhong(lenz-t+1) if solve>=2 solve=0
通信系统专业课程设计 一．课题名称：PN（伪随机码）码发生器的设计 二．设计目的： 1、巩固加深对电子线路的基本知识，提高综合运用专业知识的能力； 2、培养学生查阅参考文献，独立思考、设计、钻研专业知识相关问题的能力； 3、通过实际制作安装电子线路，学会单元电路以及整机电路的调试与分析方法； 4、掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标； 5、了解电气图国家标准以及电气制图国家标准，并利用电子CAD正确绘制电路图； 6、培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念； 7、培养工程实践能力、创新能力和综合设计能力。 三．设计要求： 1、通信系统的原理框图，说明系统中各主要组成部分的功能； 2、根据选用的软件编好用于系统仿真的测试文件； 3、拟采用的实验芯片的型号可选89c51、TSC 5402、5416、2407及ALTERA的EPM7128 CPLD或EP1K30进行硬件验证； 4、独立完成课程设计报告，严禁报告内容雷同； 5、电路图中的图形符号必须符合国家或国际标准。 四．所用仪器设备： Altera的MAX 7000S系列芯片；方正文祥电脑。 五．设计内容： 1、伪随机序列产生原理及作用： 随着通信理论的发展，早在20世纪40年代，香农就曾指出，在某些情况下，为了实现最有效的通信，应采用具有白噪声的统计特性的信号。另外，为了实现高可靠的保密通信，也希望利用随机噪声。然而，利用随机噪声最大困难是它难以重复产生和处理。直到60年代，伪随机噪声的出现才使这一难题得到解决。
伪随机噪声具有类似于随机噪声的一些统计特性，同时又便于重复产生和处理。由于它具有随机噪声的优点，又避免了它的缺点，因此获得了日益广泛的应用。目前广泛应用的伪随机序列都是由数字电路产生的周期序列得到的，我们称这种周期序列为伪随机序列。 对与伪随机序列有如下几点要求： ①应具有良好的伪随机性，即应具有和随机序列类似的随机性； ②应具有良好的自相关、互相关和部分相关特性，即要求自相关峰值尖锐，而互相关和部分相关值接近于零。这是为了接收端准确检测，以减少差错； ③要求随机序列的数目以保证在码分多址的通信系统中，有足够的地址提供给不同的用户； ④要求设备简单，易实现，成本低。 通常产生伪随机序列的电路为一反馈移存器。它又分为线形反馈移存器和非线形反馈移存器两类。由线形反馈移存器产生出的周期最长的二进制数字序列称为最大长度线形反馈移存器，通常称为m序列。由于它的理论比较成熟，实现比较简便，实际应用也比较广泛，故在这里以m序列发生器为例，设计伪随机序列发生器。 m序列是由带线形反馈的移存器产生的周期最长的一种序列。线形反馈移位寄存器由时钟控制若干个串接的存储器所组成。在时钟信号的控制下，寄存器的存储信号由上一级向下一级传递。如果让某些寄存器的输出反馈回来进行运算，运算结果作为第一级寄存器的输入，则我们可以得到一个移位寄存器序列。如果移位寄存器的反馈函数和初始状态不同，那么可得到不同的移位寄存器序列。线性移位寄存器的一般形式如图1所示，总共有1，2，3,…,N个寄存器，他们的状态为X i （i=1,2,3，…，n）， 经C i （I=1,2,3，…，n）相乘后模2加，再反馈。这里C i ∈（0,1），且乘法规则是 0·0=0·1=1·0=0，1·1=1。实际上C i =0表示断开，C i =1表示连接。因此这个N阶移 位寄存器的反馈函数为： F（X1，X2,…,X n）=∑i n=1C i X i 特征多项式是： f(x)= ∑ i n =1 C i X i=C +C 1 X1+C 2 X2+…+C n X n 特征多项式中的X i (i=0,1,2...n)与移位寄存器的第i个触发器相对应。
MATLAB伪随机数发生器.txt生活是过出来的，不是想出来的。放得下的是曾经，放不下的是记忆。无论我在哪里，我离你都只有一转身的距离。 均匀性较好的随机数生成 zz from https://www.doczj.com/doc/474730059.html,/lanmuyd.asp?id=3379 随机数生成算法[1]是一类重要的算法，广泛应用于仿真技术等场合。然而，目前的伪随机数生成器（Pseudo-random number generator， PRNG）[2]存在一个重要缺陷，即样本分布与真实分布不一致，这主要发生在以下两种情况：①抽样代价过高，样本数目较少；②空间维数较高[3]。 因此，有必要寻找一类新的随机数发生器。准随机数发生器（Quasi-random number generator，QRNG）[4]能够生成稳定、低差异性的（low-discrepancy）样本，而与样本数目或空间维数无关[5]。故针对蒙特卡罗积分结果不稳定的情况，提出一种基于QRNG的蒙特卡罗积分，发现比传统方法性能有所提升。 伪随机数介绍 伪随机数是由确定的算法生成的，其分布函数与相关性均能通过统计测试。与真实随机数的差别在于，它们是由算法产生的，而不是一个真实的随机过程。一般地，伪随机数的生成方法主要有以下3种[6]： （1）直接法（Direct Method），根据分布函数的物理意义生成。缺点是仅适用于某些具有特殊分布的随机数，如二项式分布、泊松分布。 （2）逆转法（Inversion Method），假设U服从[0，1]区间上的均匀分布，令X=F-1（U），则X的累计分布函数（CDF）为F。该方法原理简单、编程方便、适用性广。 （3）接受拒绝法（Acceptance-Rejection Method）：假设希望生成的随机数的概率密度函数（PDF）为f，则首先找到一个PDF为g的随机数发生器与常数c，使得f（x）≤cg（x），然后根据接收拒绝算法求解。由于算法平均运算c次才能得到一个希望生成的随机数，因此c的取值必须尽可能小。显然，该算法的缺点是较难确定g与c。 因此，伪随机数生成器（PRNG）一般采用逆转法，其基础是均匀分布，均匀分布PRNG 的优劣决定了整个随机数体系的优劣[7]。下文研究均匀分布的PRNG。 伪随机数生成器的缺点 重复做N=10000次试验，每次产生S=20与S=100个随机分布的样本，同时采用Kolmogorov- Smirnov假设检验（hypothesis test）来确定样本是否满足均匀分布。规定： ① 0假设（null hypothesis）为样本服从均匀分布；② 1假设（alternative hypothesis）为样本不服从均匀分布。 采用P值（∈[0， 1]）衡量，P值越趋近于0，表示越有理由拒绝0假设，即样本不服从均匀分布；P值越趋近于1，表示越有理由接受0假设，即样本服从均匀分布。 如图1与图2所示：随着P值下降，样本也越来越不服从均匀分布。实践中希望P值越大越好。然而统计学的结论显示，P值一定服从均匀分布，与N、S大小无关，这表明由于随机性，总会出现某次抽样得到的样本不服从、甚至远离均匀分布。另外，样本大小的不同，造成检验标准的不同，直观上看S=100对应的均匀分布普遍比S=20对应的更均匀。因此，小样本情况下均匀分布PRNG的差异性尤为严重。
实验七伪随机序列发生器设计 一、实验目的 1．掌握伪随机序列（m序列）发生器的基本原理和设计方法； 2．深入理解VHDL中signal和variable的不同及其应用； 二、设计描述及方法 1．伪随机序列概述 在扩展频谱通信系统中，伪随机序列起着十分关键的作用。在直接序列扩频系统得发射端，伪随机序列将信息序列的频谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。 m序列又称为最长线形反馈移位寄存器序列，该序列具有很好的相关性能。m序列发生器的基本结构为： 其中（C r，C r-1，…，C0）为反馈系数，也是特征多项式系数。这些系数的取值为“1”或“0”，“1” 表示该反馈支路连通，“0”表示该反馈支路断开。 下图为实际m序列发生器的电路图： 图中利用D触发器级联的方式完成移位寄存器的功能。在系统清零后，D触发器输出状态均为低电平，为了避免m序列发生器输出全“0”信号，图中在“模二加”运算后添加了一个“非门”。从图中A、B、C、D四个节点均可得到同一m序列，只是序列的初始相位不同。 特征多项式系数决定了一个m序列的特征多项式，同时也决定了一个m序列。下表给出了部分m 序列的反馈系数（表中的反馈系数采用八进制表示）
2．电路设计基本方法 本实验要设计一个寄存器级数为5的m序列发生器，从m序列发生器反馈系数表可知，有三个反馈系数可选，即可以产生三种不同的m序列；在以下设计的接口描述中choice（1 downto0）为m序列选择输入信号，clk为时钟输入信号，reset为复位信号，psout为m序列输出信号。 三、程序代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mps is port (clk,reset : in std_logic; choice : in std_logic_vector(1 downto 0); psout: out std_logic ); end mps; architecture behave of mps is signal a :std_logic_vector(4 downto 0); signal k:std_logic; begin process(clk,reset,choice,a)
伪随机数发生器程序说明文档 ——《密码编码学与网络安全》实验六一、基本变量、数据结构、函数说明： 注意：基本变量、数据结构、函数说明和实验二DES算法是一样的。没有任何变化。 1.基本变量定义部分： flag：boolean型变量，用于标识是解密还是加密过程。 2.数据结构定义部分： DT64：int型一维数组，64位的随机时间串。 V64： int型一维数组，64位的种子值。 sum64：int型一维数组，用于存储模二加的中间结果。 R64：int型一维数组，用于存储64位伪随机数。 bytekey：byte型一维数组，用于存储密钥及其子密钥字节流信息。 IP：int型一维数组，静态，用于存储初始置换矩阵。 IP_1：int型一维数组，静态，用于存储初始置换矩阵的逆矩阵。 PC_1：int型一维数组，静态，用于存储置换选择矩阵1。 PC_2：int型一维数组，静态，用于存储置换选择矩阵2。 E：int型一维数组，静态，用于存储扩充置换矩阵。 P：int型一维数组，静态，用于置换函数矩阵。 S_Box：int型三维数组，静态，用于SBox矩阵设置。 LeftMove：int型一维数组，静态，用于设置左移位置列表。 keydata：int型一维数组，用于存储二进制加密密钥。 encryptdata：int型一维数组，用于存储二进制加密数据。 EncryptCode：byte型一维数组，用于存储加密操作完成后的字节数组。 KeyArray：int型二维数组，用于存储密钥初试化后的二维数组。 3.基本函数定义： UnitDes：初始化函数，用于将密钥初始化成字节型数组密钥。 KeyInitialize：用于初始化密钥，生成每一轮的子密钥。 Encrypt：每一轮的加密函数。 ReadDataToBirnaryIntArray：将数据转换为二进制数，存储到数组。 LeftBitMove：循环移位操作函数。 LoopF：落实到每一轮的具体操作函数。 GetEncryptResultOfByteArray：将存储64位二进制数据的数组中的数据转换为八个整数（byte）。 ByteDataFormat：字符串数组拼接函数。 DesEncrypt：具体的加、解密函数，由flag控制工作模式。
伪随机码脉冲信号发生器电路设计 摘要 由于伪随机码在CDMA（Code Division Multiple Access）技术中得到了广泛的应用，为更好的利用CDMA技术，需了解伪随机码脉冲信号。本课题主要是应用CPLD技术，设计一个伪随机码脉冲信号发生器电路，所用到的主要元器件有74LS74、EPM7128SLC84—15 MAX 7000可编程逻辑器件及一些门电路等，并利用MAX+PLUS Ⅱ软件来观察电路波形及CPLD综合实验板来检测电路的功能是否达到设计要求。 关键词伪随机码 CPLD 74LS74 EPM7128SLC-15 ABSTRACT Pseudorandom code is wide use in CDMA （Code Division Multiple Access）technology, to make use of CDMA technology,we should know Pseudorandom code Pulses. My design is based on CPLD technology ,and design a circuit to produce pseudorandom code. Device I used as follows:74LS74、EPM7128SLC84-15 MAX 7000 progranmable logic device 、some gate circuit and so on .At last ,we can use MAX+PLUSⅡsoftware and the board of CPLD which is comprehensive to inspect the application of this circuit is right or wrong. Keywords pseudorandom code;CPLD;74LS74;EPM7128SLC84-15 MAX 7000 progranmable logic device
《通信系统基础实验》课程设计性实验报告 设计课题：频率合成器电路设计 专业班级：通信工程 (2)班 学生姓名：周启龙 学号：08250205 指导教师：陈昊
目录 一、设计实验目的 (1) 二、设计指标 (1) 三、伪随机序列发生器设计思路 (1) 四、单元电路设计原理分析: (2) 1．降压模块： (2) 2．整流及斩波模块： (2) 3.恒流电路原理 (2) 五、整体电路图设计与仿真 (3) 1．整体电路图设计说明 (3) 2．整体电路仿真 (4) 六、硬件制作与测试 (4) 附件1：硬件电路实物图及实验结果 (5) 附录2：相关芯片引脚图 (6) 附件3：元器件清单： (7)
前言 频率源是现代通信系统的心脏，其稳定与否直接影响到系统的正常工作。现代通信系统对于稳定的频率源的需求也越来越广泛，而频率稳定度问题则已成为许多现代通信系统和设备的一个关键性技术问题。如今锁相技术以其独特和优良的性能在调制解调、频率合成、FM 立体声解码等方面普遍应用。锁相环路具有载波跟踪特性，作为一个窄带跟踪滤波器，可以提取淹没在噪声之中的信号;用高稳定的参考振荡器锁定，可以提供一系列频率高稳定的频率源。本文主要讨论了基于锁相环的宽带调频电路的设计问题,主要介绍CD4046频率合成器应用电路. 关键词：锁相环、频率合成器、鉴相器、调频 一、设计实验目的 1．掌握伪随机码的概念。 2．实现简单m序列发生器电路的设计。 二、设计指标 1．XXXXXXXX 2．XXXXXXX 三、伪随机序列发生器设计思路 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，
第二章密码学概率 计算机科学与技术学院 孟祥宏 密码学概论 1.密码学基础 2.传统加密方法 2
1、密码学基础 3
基本概念 5 密码学发展的三个阶段 §第一个阶段:1949年以前 ?古典加密 ?计算机技术出现以前 ?密码学作为一种技艺,而不是一门科学 §第二个阶段:1949年到1976年 ?标志: Shannon 发表”Communication Theory of Secrecy System” ?密码学进入了科学的轨道 ?主要技术: 单密钥的对称密钥加密算法 §第三个阶段:1976年以后 ?标志: Diffie,Hellman发表”New Dircetions in Cryptography” ?一种新的密码体制: 公开密钥体制 6
密码学基本概念密码学包括两个方面：密码编码学 (Cryptography)和密码分析学(Cryptanalytics) 。密码分析学是为了取得秘密的信息，而对密码系统及其流动的数据进行分析，是对密码原理、手段和方法进行分析、攻击的技术和科学。 7 §明文：加密前的数据。 §密文：加密后的数据。 §作用：防止有价值的信息被拦截和窃取。§加密变换：明文→密文 §有两种主要的加密（编码）方法，分别是：?换位：将组成信息块的数字位进行交换。 ?置换：将每一个字符或数位替换为其他内容。对文件中的字符或符号进行替换，就能创建一个置换密码。 加密与解密
§加密的逆过程称为解密。 §解密变换：密文->明文 §加密信息进行解密具备两个条件：?解密规则或者算法 ?解密的密钥 §密钥：数据变换所用的独立输入项?加密密钥 ?解密密钥加密与解密
伪随机数产生器 ----------------------------------------------------------------------------- -- -- The following information has been generated by Exemplar Logic and -- may be freely distributed and modified. -- -- Design name : pseudorandom -- -- Purpose : This design is a pseudorandom number generator. This design -- will generate an 8-bit random number using the polynomial p(x) = x + 1. -- This system has a seed generator and will generate 2**8 - 1 unique -- vectors in pseudorandom order. These vectors are stored in a ram which -- samples the random number every 32 clock cycles. This variance of a -- priority encoded seed plus a fixed sampling frequency provides a
truely -- random number. -- -- This design used VHDL-1993 methods for coding VHDL. -- ---------------------------------------------------------------------------- Library IEEE ; use IEEE.std_logic_1164.all ; use IEEE.std_logic_arith.all ; entity divide_by_n is generic (data_width : natural := 8 ); port ( data_in : in UNSIGNED(data_width - 1 downto 0) ; load : in std_logic ; clk : in std_logic ; reset : in std_logic ; divide : out std_logic ); end divide_by_n ;