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电源完整性设计详解
作者：于争 博士
2009年4月10日
目 录
1 为什么要重视电源噪声问题？....................................................................- 1 -
2 电源系统噪声余量分析................................................................................- 1 -
3 电源噪声是如何产生的？............................................................................- 2 -
4 电容退耦的两种解释....................................................................................- 3 -
4.1 从储能的角度来说明电容退耦原理。..............................................- 3 -
4.2 从阻抗的角度来理解退耦原理。......................................................- 4 -
5 实际电容的特性............................................................................................- 5 -
6 电容的安装谐振频率....................................................................................- 8 -
7 局部去耦设计方法......................................................................................- 10 -
8 电源系统的角度进行去耦设计..................................................................- 12 -
8.1 著名的Target Impedance（目标阻抗）..........................................- 12 -
8.2 需要多大的电容量............................................................................- 13 -
8.3 相同容值电容的并联........................................................................- 15 -
8.4 不同容值电容的并联与反谐振（Anti-Resonance）......................- 16 -
8.5 ESR对反谐振（Anti-Resonance）的影响......................................- 17 -
8.6 怎样合理选择电容组合....................................................................- 18 -
8.7 电容的去耦半径................................................................................- 20 -
8.8 电容的安装方法................................................................................- 21 -
9 结束语..........................................................................................................- 24 -
电源完整性设计详解
1、为什么要重视电源噪声问题？
芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，有兴趣的可以关注于博士信号完整性研究网，我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
2、电源系统噪声余量分析
绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V 电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V 电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。当然随着芯片
工艺的提高，现代的稳压芯片直流精度更高，可能会达到±1%以下，TI公司的开关电源芯片TPS54310精度可达±1%，线性稳压源AMS1117可达±0.2%。但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以±2.5%这个值更把握些。如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度，那么你可以为你的这款设计单独进行噪声余量计算。本文着重电源部分设计的原理说明，电源噪声余量将使用±2.5%这个值。
电源噪声余量计算非常简单，方法如下：
比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。那么容许电压变化范围为3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。电源噪声余量为110-33.6=76.4 mV。
计算很简单，但是要注意四个问题：
第一，稳压芯片输出电压能精确的定在3.3V么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了3.36V这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。
第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？
第三，负载情况怎样？这对稳压芯片的输出电压也有影响。
第四，电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。
另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按±2.5%计算的话，1.2V电压等级的噪声余量只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
3、电源噪声是如何产生的？
电源系统的噪声来源有三个方面：
第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。
第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。多数常用的稳压源
调整电压的时间在毫秒到微秒量级。因此，对于负载电流变化频率在直流到几百KHz之间时，稳压源可以很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围时，稳压源的电压输出会出现跌落，从而产生电源噪声。现在，微处理器的内核及外设的时钟频率已经超过了600兆赫兹，内部晶体管电平转换时间下降到800皮秒以下。这要求电源分配系统必须在直流到1GHz范围内都能快速响应负载电流的变化，但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足，这涉及到后面要讲的电源去耦。
第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。PCB板上任何电气路径不可避免的会存在阻抗，不论是完整的电源平面还是电源引线。对于多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平面，供电电流流经电源平面，到达负载电源引脚。地路径和电源路径类似，只不过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。在电源路径表现为负载芯片电源引脚处的电压轨道塌陷，在地路径表现为负载芯片地引脚处的电位和参考地电位不同（注意，这和地弹不同，地弹是指芯片内部参考地电位相对于板级参考地电位的跳变）。
4、电容退耦的两种解释
采用电容退耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。
对于电容退耦，很多资料中都有涉及，但是阐述的角度不同。有些是从局部电荷存储（即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。为了让大家有个清楚的认识，本文分别介绍一下这两种解释。
4.1 从储能的角度来说明电容退耦原理。
在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。
其原理可用图1说明。
电
图1 去耦电路
当负载电流不变时，其电流由稳压电源部分提供，即图中的I0，方向如图所示。此时电容两端电压与负载两端电压一致，电流I c为0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流I0不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。对于电容来说电压变化必然产生电流，此时电容对负载放电，电流I c不再为0，为负载芯片提供电流。根据电容等式：dV
=（公式1）
I C
dt
只要电容量C足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。这样就保证了负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。
从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。从阻抗的角度理解电容退耦，能让我们设计电路时有章可循。实际上，在决定电源分配系统的去耦电容量的时候，用的就是阻抗的概念。
4.2 从阻抗的角度来理解退耦原理。
将图1中的负载芯片拿掉，如图2所示。从AB两点向左看过去，稳压电源以及电容退耦系统一起，可以看成一个复合的电源系统。这个电源系统的特点是：不论AB两点间负载瞬态电流如何变化，都能保证AB两点间的电压保持稳定，即AB两点间电压变化很小。
电
图2 电源部分
我们可以用一个等效电源模型表示上面这个复合的电源系统，如图
3
电源
图3 等效电源
对于这个电路可写出如下等式：
V Z I
?=? （公式2）
我们的最终设计目标是，不论AB两点间负载瞬态电流如何变化，都要保持AB两点间电压变化范围很小，根据公式2，这个要求等效于电源系统的阻抗Z要足够低。在图2中，我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。电容对于交流信号呈现低阻抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗。
从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上，电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指导下产生的。
5、实际电容的特性
正确使用电容进行电源退耦，必须了解实际电容的频率特性。理想电容器在实际中是不存在的，这就是为什么经常听到“电容不仅仅是电容”的原因。
实际的电容器总会存在一些寄生参数，这些寄生参数在低频时表现不明显，但是高频情况下，其重要性可能会超过容值本身。图4是实际电容器的SPICE 模型，图中，ESR 代表等效串联电阻，ESL 代表等效串联电感或寄生电感，C 为理想电容。
图4 电容模型
等效串联电感（寄生电感）无法消除，只要存在引线，就会有寄生电感。这从磁场能量变化的角度可以很容易理解，电流发生变化时，磁场能量发生变化，但是不可能发生能量跃变，表现出电感特性。寄生电感会延缓电容电流的变化，电感越大，电容充放电阻抗就越大，反应时间就越长。等效串联电阻也不可消除的，很简单，因为制作电容的材料不是超导体。
讨论实际电容特性之前，首先介绍谐振的概念。对于图4的电容模型，其复阻抗为： 1
12222Z ESR j fESL ESR j fESL j fC fC ππππ??=++=+????? （公式3） 当频率很低时，2fESL π远小于12fC
π，整个电容器表现为电容性，当频率很高时，2fESL π大于12fC
π，电容器此时表现为电感性，因此“高频时电容不再是电容”，而呈现为电感。当
0f =
时，122fESL fC ππ=，此时容性阻抗矢量与感性阻抗之差为0，电容的总阻抗最小，表现为纯电阻特性。该频率点就是电容的自谐振频率。自谐振频率点是区分电容是容性还是感性的分界点，高于谐振频率时，“电容不再是电容”，因此退耦作用将下降。因此，实际电容器都有一定的工作频率范围，只有在其工作频率范围内，电容才具有很好的退耦作用，使用电容进行电源退耦时要特别关注这一点。寄生电感（等效串联电感）是电容器在高于自谐振频率点之后退耦功能被消弱的根本原因。图5显示了一个实际的0805封装0.1uF 陶瓷电容，其阻抗随频率变化的曲线。
图5 电容阻抗特性
电容的自谐振频率值和它的电容值及等效串联电感值有关，使用时可查看器件手册，了解该项参数，确定电容的有效频率范围。下面列出了A VX生产的陶瓷电容不同封装的各项参数值。
封装ESL（nH）ESR（欧姆）
0402 0.4 0.06
0603 0.5 0.098
0805 0.6 0.079
1206 1 0.12
1210 0.9 0.12
1812 1.4 0.203
2220 1.6 0.285
电容的等效串联电感和生产工艺和封装尺寸有关，同一个厂家的同种封装尺寸的电容，其等效串联电感基本相同。通常小封装的电容等效串联电感更低，宽体封装的电容比窄体封装的电容有更低的等效串联电感。
既然电容可以看成RLC串联电路，因此也会存在品质因数，即Q值，这也是在使用电容时的一个重要参数。
电路在谐振时容抗等于感抗，所以电容和电感上两端的电压有效值必然相等，电容上的电压有效值U C=I*1/ωC=U/ωCR=QU，品质因数Q=1/ωCR，这里I是电路的总电流。电感上的电压有效值U L=ωLI=ωL*U/R=QU，品质因数Q=ωL/R。因为：U C=U L所以Q=1/ωCR=ωL/R。电容上的电压与外加信号电压U之比U C/U=（I*1/ωC）/RI=1/ωCR=Q。电感上的电压与外加信号电压U之比U L/U=ωLI/RI=ωL/R=Q。从上面分析可见，电路的品质因数越高，电感或
电容上的电压比外加电压越高。
图6 Q值的影响
Q值影响电路的频率选择性。当电路处于谐振频率时，有最大的电流，偏离谐振频率时
ωω表总电流减小。我们用I/I0表示通过电容的电流与谐振电流的比值，即相对变化率。
ω关系曲线。这里有三条曲线，对应三个示频率偏离谐振频率程度。图6显示了I/I0与
不同的Q值，其中有Q1>Q2>Q3。从图中可看出当外加信号频率ω偏离电路的谐振频率ω0时，I/I0均小于1。Q值越高在一定的频偏下电流下降得越快，其谐振曲线越尖锐。也就是说电路的选择性是由电路的品质因素Q所决定的，Q值越高选择性越好。
在电路板上会放置一些大的电容，通常是坦电容或电解电容。这类电容有很低的ESL，但是ESR很高，因此Q值很低，具有很宽的有效频率范围，非常适合板级电源滤波。
6、电容的安装谐振频率
上一节介绍的是电容自身的参数，当电容安装到电路板上后，还会引入额外的寄生参数，从而引起谐振频率的偏移。充分理解电容的自谐振频率和安装谐振频率非常重要，在计算系统参数时，实际使用的是安装谐振频率，而不是自谐振频率，因为我们关注的是电容安装到电路板上之后的表现。
电容在电路板上的安装通常包括一小段从焊盘拉出的引出线，两个或更多的过孔。我们知道，不论引线还是过孔都存在寄生电感。寄生电感是我们主要关注的重要参数，因为它对电容的特性影响最大。电容安装后，可以对其周围一小片区域有效去耦，这涉及到去耦半径问题，本文后面还要详细讲述。现在我们考察这样一种情况，电容要对距离它2厘米处的一点去耦，这时寄生电感包括哪几部分。首先，电容自身存在寄生电感。从电容到达需要去耦区域的路径上包括焊盘、一小段引出线、过孔、2厘米长的电源及地平面，这几个部分都存
在寄生电感。相比较而言，过孔的寄生电感较大。可以用公式近似计算一个过孔的寄生电感有多大。 公式为
45.08ln 1h L h d ????=+????????
其中：L 是过孔的寄生电感，单位是nH 。h 为过孔的长度，和板厚有关，单位是英寸。d 为过孔的直径，单位是英寸。下面就计算一个常见的过孔的寄生电感，看看有多大，以便有一个感性认识。设过孔的长度为63mil （对应电路板的厚度1.6毫米，这一厚度的电路板很常见），过孔直径8mil ，根据上面公式得：
40.0635.080.063ln 1 1.4242 0.008L nH ?×???=×+=?????
??? 这一寄生电感比很多小封装电容自身的寄生电感要大，必须考虑它的影响。过孔的直径越大，寄生电感越小。过孔长度越长，电感越大。下面我们就以一个0805封装0.01uF 电容为例，计算安装前后谐振频率的变化。参数如下：容值：C=0.01uF 。电容自身等效串联电感：ESL=0.6 nH 。安装后增加的寄生电感：Lmount=1.5nH 。 电容的自谐振频率：
064.975f MHz === 安装后的总寄生电感：0.6+1.5=2.1nH 。注意，实际上安装一个电容至少要两个过孔，寄生电感是串联的，如果只用两个过孔，则过孔引入的寄生电感就有3nH 。但是在电容的每一端都并联几个过孔，可以有效减小总的寄生电感量，这和安装方法有关。 安装后的谐振频率为：
034.73f MHz === 可见，安装后电容的谐振频率发生了很大的偏移，使得小电容的高频去耦特性被消弱。在进行电路参数设计时，应以这个安装后的谐振频率计算，因为这才是电容在电路板上的实际表现。
安装电感对电容的去耦特性产生很大影响，应尽量减小。实际上，如何最大程度的减小安装后的寄生电感，是一个非常重要的问题，本文后面还要专门讨论。
7、局部去耦设计方法
我们从一个典型逻辑电路入手，讨论局部退耦设计方法。图7是典型的非门（NOT GATE）电路。当输入（Input）低电平时，Q1打开，拉低Q2的基极，因此Q4的基极被拉低，Q3打开，输出（Output）高电平。
图7 非门内部逻辑
实际电路设计中，器件之间相互连接构成完整系统，因此器件之间必然存在相互影响。作为例子，我们级联两个非门，如图8所示，看看两个器件之间怎样相互影响。理想的情况应该是：第一个非门输入逻辑低电平（逻辑0），其输出为高电平，第二个非门输入为第一个的输出，也为高电平，因此第二个非门输出低电平。
为保证逻辑电路能正常工作，表征电路逻辑状态的电平值必须落在一定范围内。比如对于3.3V逻辑，高电平大于2V为逻辑1，低电平小于0.8V为逻辑0。当逻辑门电路的输入电平处于上述范围内时，电路能保证对输入逻辑状态的正确判断。当电平值处于0.8V到2V 之间时，则不能保证对输入逻辑状态的正确判断，对于本例的非门来说，其输出可能是逻辑0，也可能是逻辑1，或者处于不定态。因此输入电平超出规定范围时，可能发生逻辑错误。
逻辑电路在设计时采用了很多技术来保证器件本身不会发生这样的错误。但是，当器件安装到电路板上，板级系统的其他因素仍可能导致类似错误的发生。图8中级联的两个非门共用电源端Vcc和接地端GND。Vcc到每个非门供电引脚间都会存在寄生电感，每个非门的地引脚到GND之间也同样存在寄生电感。在实际板级电路中设计中，寄生电感不可避免，电源平面、地平面、过孔、焊盘、连接焊盘的引出线都会引入额外的寄生电感。图8已经画出了电源端和地端的寄生电感。当第一个非门输入高电平，其输出低电平。此时将会形成图中虚线所示的电流通路，第一个非门接地处寄生电感上的电压为：V=L*di/dt。这里i为逻辑转换过程形成的瞬态电流。如果电路转换过程非常快（高速器件内部晶体管转换时间已经降到了皮秒级），di/dt将是个很大的值，即使很小的寄生电感L也会在电感两端感应出很
大的电压V。对于一些大规模逻辑芯片，接地引脚是内部非常多的晶体管共用的，这些晶体管同时开关的话，将产生很大的瞬态电流，再加上极快的转换时间，寄生电感上的感应电压更大。此时第一个非门的输出信号电平为：非门本身低电平电压+寄生电感上的电压。如果这一值接近2V，可能会被第二个非门判断为逻辑1，从而发生逻辑错误。
图8 级联的非门
寄生电感可能引起电路逻辑错误，那么如何解决这一问题？
图9展示了一种解决方法。把电容紧邻器件放置，跨接在电源引脚和地引脚之间。正常时，电容充电，存储一部分电荷。当非门发生翻转瞬间，电容放电，形成瞬间的浪涌电流，方向如图9中虚线所示。这样电路转换所需的瞬态电流不必再由VCC提供，电容相当于局部小电源。因此电源端和地端的寄生电感被旁路掉了，寄生电感在这一瞬间没有电流流过，因而也不存在感应电压，这就保证了第一个非门输出信号的逻辑电平值的正确性。
图9 局部去耦
所需电容可能不是一个，通常是两个或多个电容并联放置，减小电容本身的串联电感，进而减小电容充放电回路的阻抗。电容的摆放、安装距离、安装方法、电容选择等问题，本文后面会详细介绍。
很多芯片制造商在参考设计中给出的都是这种局部去耦方式，但并不是说这种方式就是最优的。芯片商关心的是如何提高他所提供的特定器件的性能，也就是说，着眼点在器件本身，并没有从整个电路系统的角度来处理电源去耦的问题。有时你会发现，对每一个的电源和地引脚都单独去耦是不现实的，可能是空间限制，放不下如此多的电容，也可能是成本限制。因此对于板级集成的工程师来说，除了要熟悉局部去耦的方法外，还要深入研究如何从整个电源分配系统的角度进行电源去耦设计。
8、从电源系统的角度进行去耦设计
先插一句题外话，很多人在看资料时会有这样的困惑，有的资料上说要对每个电源引脚加去耦电容，而另一些资料并不是按照每个电源引脚都加去偶电容来设计的，只是说在芯片周围放置多少电容，然后怎么放置，怎么打孔等等。那么到底哪种说法及做法正确呢？我在刚接触电路设计的时候也有这样的困惑。其实，两种方法都是正确的，只不过处理问题的角度不同。看过本文后，你就彻底明白了。
上一节讲了对引脚去耦的方法，这一节就来讲讲另一种方法，从电源系统的角度进行去耦设计。该方法本着这样一个原则：在感兴趣的频率范围内，使整个电源分配系统阻抗最低。其方法仍然是使用去耦电容。
电源去耦涉及到很多问题：总的电容量多大才能满足要求？如何确定这个值？选择那些电容值？放多少个电容？选什么材质的电容？电容如何安装到电路板上？电容放置距离有什么要求？下面分别介绍。
8.1 著名的Target Impedance （目标阻抗）
目标阻抗（Target Impedance ）定义为：
DD DD MAX MAX MAX
V Ripple V X I I ×?==?? （公式4） 其中：DD V 为要进行去耦的电源电压等级，常见的有5V 、3.3V 、1.8V 、1.26V 、1.2V 等。Ripple 为允许的电压波动，在电源噪声余量一节中我们已经阐述过了，典型值为2.5%。
MAX I ?为负载芯片的最大瞬态电流变化量。
该定义可解释为：能满足负载最大瞬态电流供应，且电压变化不超过最大容许波动范围的情况下，电源系统自身阻抗的最大值。超过这一阻抗值，电源波动将超过容许范围。如果你对阻抗和电压波动的关系不清楚的话，请回顾“电容退耦的两种解释”一节。
对目标阻抗有两点需要说明：
1 目标阻抗是电源系统的瞬态阻抗，是对快速变化的电流表现出来的一种阻抗特性。
2 目标阻抗和一定宽度的频段有关。在感兴趣的整个频率范围内，电源阻抗都不能超过这个值。阻抗是电阻、电感和电容共同作用的结果，因此必然与频率有关。感兴趣的整个频率范围有多大？这和负载对瞬态电流的要求有关。顾名思义，瞬态电流是指在极短时间内电源必须提供的电流。如果把这个电流看做信号的话，相当于一个阶跃信号，具有很宽的频谱，这一频谱范围就是我们感兴趣的频率范围。
如果暂时不理解上述两点，没关系，继续看完本文后面的部分，你就明白了。
8.2 需要多大的电容量
有两种方法确定所需的电容量。第一种方法利用电源驱动的负载计算电容量。这种方法没有考虑ESL 及ESR 的影响，因此很不精确，但是对理解电容量的选择有好处。第二种方法就是利用目标阻抗（Target Impedance ）来计算总电容量，这是业界通用的方法，得到了广泛验证。你可以先用这种方法来计算，然后做局部微调，能达到很好的效果，如何进行局部微调，是一个更高级的话题。下面分别介绍两种方法。
方法一：利用电源驱动的负载计算电容量
设负载（容性）为30pF ，要在2ns 内从0V 驱动到3.3V ，瞬态电流为：
3.33049.52dV V I C pF mA dt ns
==×= （公式5） 如果共有36个这样的负载需要驱动，则瞬态电流为：36*49.5mA=1.782A 。假设容许电压波动为：3.3*2.5%=82.5 mV ，所需电容量为
C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF
说明：所加的电容实际上作为抑制电压波纹的储能元件，该电容必须在2ns 内为负载提供
1.782A 的电流，同时电压下降不能超过8
2.5 mV ，因此电容值应根据82.5 mV 来计算。记住：
电容放电给负载提供电流，其本身电压也会下降，但是电压下降的量不能超过82.5 mV （容许的电压波纹）。这种计算没什么实际意义，之所以放在这里说一下，是为了让大家对去耦原理认识更深。
方法二：利用目标阻抗计算电容量（设计思想很严谨，要吃透）
为了清楚的说明电容量的计算方法，我们用一个例子。要去耦的电源为 1.2V ，容许电压波动为2.5%，最大瞬态电流600mA ，
第一步：计算目标阻抗
1.20.025500.6DD MAX MAX
V Ripple X m I ×?===?? 第二步：确定稳压电源频率响应范围。
和具体使用的电源片子有关，通常在DC 到几百kHz 之间。这里设为DC 到100kHz 。在100kHz 以下时，电源芯片能很好的对瞬态电流做出反应，高于100kHz 时，表现为很高的阻抗，如果没有外加电容，电源波动将超过允许的2.5%。为了在高于100kHz 时仍满足电压波动小于2.5%要求，应该加多大的电容？
第三步：计算bulk 电容量
当频率处于电容自谐振点以下时，电容的阻抗可近似表示为：
12C Z fC
π= 频率f 越高，阻抗越小，频率越低，阻抗越大。在感兴趣的频率范围内，电容的最大阻抗不能超过目标阻抗，因此使用100kHz 计算（电容起作用的频率范围的最低频率，对应电容最高阻抗）。
131.831 2MAX
C uF fX π== 第四步：计算bulk 电容的最高有效频率
当频率处于电容自谐振点以上时，电容的阻抗可近似表示为：
2C Z f ESL π=×
频率f 越高，阻抗越大，但阻抗不能超过目标阻抗。假设ESL 为5nH ，则最高有效频率为：max 1.62MAX X f MHz ESL
π==。这样一个大的电容能够让我们把电源阻抗在100kHz 到
1.6MHz 之间控制在目标阻抗之下。当频率高于1.6MHz 时，还需要额外的电容来控制电源系统阻抗。
第五步：计算频率高于1.6MHz 时所需电容
如果希望电源系统在500MHz 以下时都能满足电压波动要求，就必须控制电容的寄生电感量。必须满足max 2MAX f L X π×≤，所以有：
max 0.016 2500MAX X L nH MHz
π≤=× 假设使用A VX 公司的0402封装陶瓷电容，寄生电感约为0.4nH ，加上安装到电路板上后过孔的寄生电感（本文后面有计算方法）假设为0.6nH ，则总的寄生电感为1 nH 。为了满足总电感不大于0.16 nH 的要求，我们需要并联的电容个数为：1/0.016=62.5个，因此需要63个0402电容。
为了在1.6MHz 时阻抗小于目标阻抗，需要电容量为：
1 1.9894
2 1.6MAX
C uF MHz X π==×× 因此每个电容的电容量为1.9894/63=0.0316 uF 。
综上所述，对于这个系统，我们选择1个31.831 uF 的大电容和63个0.0316 uF 的小电容即可满足要求。
注意：以上基于目标阻抗（Target Impedance ）的计算，只是为了说明这种方法的基本原理，实际中不能这样简单的计算就了事，因为还有很多问题需要考虑。学习的重点是这种方法的核心思想。
8.3 相同容值电容的并联
使用很多电容并联能有效地减小阻抗。63个0.0316 uF 的小电容（每个电容ESL 为1 nH ）并联的效果相当于一个具有0.159 nH ESL 的1.9908 uF 电容。
图10 多个等值电容并联
单个电容及并联电容的阻抗特性如图10所示。并联后仍有相同的谐振频率，但是并联电容在每一个频率点上的阻抗都小于单个电容。
但是，从图中我们看到，阻抗曲线呈V字型，随着频率偏离谐振点，其阻抗仍然上升的很快。要在很宽的频率范围内满足目标阻抗要求，需要并联大量的同值电容。这不是一种好的方法，造成极大地浪费。有些人喜欢在电路板上放置很多0.1uF电容，如果你设计的电路工作频率很高，信号变化很快，那就不要这样做，最好使用不同容值的组合来构成相对平坦的阻抗曲线。
8.4 不同容值电容的并联与反谐振（Anti-Resonance）
容值不同的电容具有不同的谐振点。图11画出了两个电容阻抗随频率变化的曲线。
图11 两个不同电容的阻抗曲线
左边谐振点之前，两个电容都呈容性，右边谐振点后，两个电容都呈感性。在两个谐振点之间，阻抗曲线交叉，在交叉点处，左边曲线代表的电容呈感性，而右边曲线代表的电容
呈容性，此时相当于LC并联电路。对于LC并联电路来说，当L和C上的电抗相等时，发生并联谐振。因此，两条曲线的交叉点处会发生并联谐振，这就是反谐振效应，该频率点为反谐振点。
图12 不同容值电容并联后阻抗曲线
两个容值不同的电容并联后，阻抗曲线如图12所示。从图12中我们可以得出两个结论：
a 不同容值的电容并联，其阻抗特性曲线的底部要比图10阻抗曲线的底部平坦得多（虽然存在反谐振点，有一个阻抗尖峰），因而能更有效地在很宽的频率范围内减小阻抗。
b 在反谐振（Anti-Resonance）点处，并联电容的阻抗值无限大，高于两个电容任何一个单独作用时的阻抗。并联谐振或反谐振现象是使用并联去耦方法的不足之处。
在并联电容去耦的电路中，虽然大多数频率值的噪声或信号都能在电源系统中找到低阻抗回流路径，但是对于那些频率值接近反谐振点的，由于电源系统表现出的高阻抗，使得这部分噪声或信号能量无法在电源分配系统中找到回流路径，最终会从PCB上发射出去（空气也是一种介质，波阻抗只有几百欧姆），从而在反谐振频率点处产生严重的EMI问题。因此，并联电容去耦的电源分配系统一个重要的问题就是：合理的选择电容，尽可能的压低反谐振点处的阻抗。
8.5 ESR对反谐振（Anti-Resonance）的影响
Anti-Resonance 给电源去耦带来麻烦，但幸运的是，实际情况不会像图12显示的那么糟糕。实际电容除了LC之外，还存在等效串联电感ESR，因此，反谐振点处的阻抗也不会
是无限大的。实际上，可以通过计算得到反谐振点处的阻抗为
2
22
ESR X
Z
ESR
=+其中，X
为反谐振点处单个电容的阻抗虚部（均相等）。现代工艺生产的贴片电容，等效串联阻抗很
低，因此就有办法控制电容并联去耦时反谐振点处的阻抗。等效串联电感ESR使整个电源分配系统的阻抗特性趋于平坦。
8.6 怎样合理选择电容组合
前面我们提到过，瞬态电流的变化相当于阶跃信号，具有很宽的频谱。因而，要对这一电流需求补偿，就必须在很宽的频率范围内提供足够低的电源阻抗。但是，不同电容的有效频率范围不同，这和电容的谐振频率有关（严格来说应该是安装后的谐振频率），有效频率范围（电容能提供足够低阻抗的频率范围）是谐振点附近一小段频率。因此要在很宽的频率范围内提供足够低的电源阻抗，就需要很多不同电容的组合。
你可能会说，只用一个容值，只要并联电容数量足够多，也能达到同样低的阻抗。的确如此，但是在实际应用中你可以算一下，多数时候，所需要的电容数量很大。真要这样做的话，可能你的电路板上密密麻麻的全是电容。既不专业，也没必要。
选择电容组合，要考虑的问题很多，比如选什么封装、什么材质、多大的容值、容值的间隔多大、主时钟频率及其各次谐波频率是多少、信号上升时间等等，这需要根据具体的设计来专门设计。
通常，用钽电容或电解电容来进行板级低频段去耦。电容量的计算方法前面讲过了，需要提醒一点的是，最好用几个或多个电容并联以减小等效串联电感。这两种电容的Q值很低，频率选择性不强，非常适合板级滤波。
高频小电容的选择有些麻烦，需要分频段计算。可以把需要去耦的频率范围分成几段，每一段单独计算，用多个相同容值电容并联达到阻抗要求，不同频段选择的不同的电容值。但这种方法中，频率段的划分要根据计算的结果不断调整。
一般划分3到4个频段就可以了，这样需要3到4个容值等级。实际上，选择的容值等级越多，阻抗特性越平坦，但是没必要用非常多的容值等级，阻抗的平坦当然好，但是我们的最终目标是总阻抗小于目标阻抗，只要能满足这个要求就行。
在某个等级中到底选择那个容值，还要看系统时钟频率。前面讲过，电容的并联存在反谐振，设计时要注意，尽量不要让时钟频率的各次谐波落在反谐振频率附近。比如在零点几微法等级上选择0.47、0.22、0.1还是其他值，要计算以下安装后的谐振频率再来定。
还有一点要注意，容值的等级不要超过10倍。比如你可以选类似0.1、0.01 、0.001这
电源完整性设计 作者:于博士 一、为什么要重视电源噪声 芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。 对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。 除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。 由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。 二、电源系统噪声余量分析 绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V 电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V 电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片
于博士信号完整性研究网 https://www.doczj.com/doc/1213186017.html, 电源完整性设计详解 作者：于争 博士 2009年4月10日
目 录 1 为什么要重视电源噪声问题？....................................................................- 1 - 2 电源系统噪声余量分析................................................................................- 1 - 3 电源噪声是如何产生的？............................................................................- 2 - 4 电容退耦的两种解释....................................................................................- 3 - 4.1 从储能的角度来说明电容退耦原理。..............................................- 3 - 4.2 从阻抗的角度来理解退耦原理。......................................................- 4 - 5 实际电容的特性............................................................................................- 5 - 6 电容的安装谐振频率....................................................................................- 8 - 7 局部去耦设计方法......................................................................................- 10 - 8 电源系统的角度进行去耦设计..................................................................- 12 - 8.1 著名的Target Impedance（目标阻抗）..........................................- 12 - 8.2 需要多大的电容量............................................................................- 13 - 8.3 相同容值电容的并联........................................................................- 15 - 8.4 不同容值电容的并联与反谐振（Anti-Resonance）......................- 16 - 8.5 ESR对反谐振（Anti-Resonance）的影响......................................- 17 - 8.6 怎样合理选择电容组合....................................................................- 18 - 8.7 电容的去耦半径................................................................................- 20 - 8.8 电容的安装方法................................................................................- 21 - 9 结束语..........................................................................................................- 24 -
电源完整性理论基础 ------- 阿鸣随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI(power integrity)。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析也应运而生。从广义上说，PI是属于SI研究范畴之内的，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。虽然电源完整性主要是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何减少地平面的噪声也作为电源完整性中的一部分进行讨论。 一． 电源噪声的起因及危害 造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在的电感。从表现形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图1-a）；非理想电源阻抗影响（图1-b）；谐振及边缘效应（图1-c）。
对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图2： 开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，在驱动端（见图3-a），本来要发送的低电平会出现相应的噪声波形，相位和地面噪声相同，而对于开关信号波形来说，会因为地噪声的影响导致信号的下降沿变缓；在接收端（见图3-b），信号的波形同样会受到地噪声的干扰，不过这时的干扰波形和地噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地噪声的影响造成数据意外翻转（图3-c）。 从前面的图3-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图4）。
电源完整性设计电容的安装方法 电容的安装方法 电容的摆放 对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。下面的图14就是一个摆放位置的例子。本例中的电容等级大致遵循10倍等级关系。 图14 电容摆放位置示例 还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。如果把上图中的680pF电容都放在芯片的上部，由于存在去耦半径问题，那么就不能对芯片下部的电压扰动很好的去耦。 电容的安装 在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也
是同样。这样流经电容的电流回路为：电源平面->过孔->引出线->焊盘->电容->焊盘->引出线->过孔->地平面，图15直观的显示了电流的回流路径。 图15 流经电容的电流回路 放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。图16显示了几种过孔放置方法。 图16 高频电容过孔放置方法 第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。 第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。 第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的
如何实现电源PCB板完整性的设计 在电路设计中，一般我们很关心信号的质量问题，但有时我们往往局限在信号线上进行研究，而把电源和地当成理想的情况来处理，虽然这样做能使问题简化，但在高速设计中，这种简化已经是行不通的了。尽管电路设计比较直接的结果是从信号完整性上表现出来的，但我们绝不能因此忽略了电源完整性设计。因为电源完整性直接影响最终PCB板的信号完整性。电源完整性和信号完整性二者是密切关联的，而且很多情况下，影响信号畸变的主要原因是电源系统。例如，地反弹噪声太大、去耦电容的设计不合适、回路影响很严重、多电源/地平面的分割不好、地层设计不合理、电流不均匀等等。 （1）电源分配系统 电源完整性设计是一件十分复杂的事情，但是如何近年控制电源系统（电源和地平面）之间阻抗是设计的关键。理论上讲，电源系统间的阻抗越低越好，阻抗越低，噪声幅度越小，电压损耗越小。实际设计中我们可以通过规定最大的电压和电源变化范围来确定我们希望达到的目标阻抗，然后，通过调整电路中的相关因素使电源系统各部分的阻抗（与频率有关）目标阻抗去逼近。 （2）地反弹 当高速器件的边缘速率低于0.5ns时，来自大容量数据总线的数据交换速率特别快，当它在电源层中产生足以影响信号的强波纹时，就会产生电源不稳定问题。当通过地回路的电流变化时，由于回路电感会产生一个电压，当上升沿缩短时，电流变化率增大，地反弹电压增加。此时，地平面（地线）已经不是理想的零电平，而电源也不是理想的直流电位。当同时开关的门电路增加时，地反弹变得更加严重。对于128位的总线，可能有50_100个I/O线在相同的时钟沿切换。这时，反馈到同时切换的I/O驱动器的电源和地回路的电感必须尽可能的低，否则，连到相同的地上的静止将出现一个电压毛刷。地反弹随处可见，如芯片、封装、连接器或电路板上都有可能会出现地反弹，从而导致电源完整性问题。 从技术的发展角度来看，器件的上升沿将只会减少，总线的宽度将只会增加。保持地反弹在可接受的唯一方法是减少电源和地分布电感。对于，芯片，意味着，移到一个阵列晶片，
SIwave电源完整性仿真教程V1.0 目录 1软件介绍 (4) 2.1功能概述 (4) 2.2操作界面 (5) 2.3常用热键 (7) 2仿真的前期准备 (8) 2.1软件的准备 (8) 2.2 PCB文件导入 (8) 2.2.1 Launch SIwave方式 (8) 2.2.1 ANF+CMP方式 (9) 2.3 PCB的Validation Check (10) 2.4 PCB叠层结构设置 (11) 2.5仿真参数设置 (13) 2.6 RLC参数修正 (14) 2.6.1 RLC的自动导入 (14) 2.6.2检视自动导入的RLC默认值 (15)
2.6.3批量修改RLC值 (16) 2.6.4套用大厂的RLC参数 (16) 3 SIwave仿真模式 (17) 3.1谐振模式 (17) 3.2激励源模式 (19) 3.3 S参数分析 (22) 4实例仿真分析 (24) 4.1从Allegro中导入SIwave (24) 4.2 Validation Check (24) 4.3叠层结构设置 (24) 4.4无源参数RLC修正 (25) 4.5平面谐振分析 (27) 4.6目标阻抗（Z参数）分析 (28) 4.7选取退耦电容并添加 (29) 4.8再次运行仿真查看结果 (30) 5问题总结 (32)
5.1 PCB谐振的概念 (32) 5.2为何频率会有实部和虚部 (33) 5.3电容的非理想特性影响 (34) 5.4地平面完整与回流路径连续 (34) 5.5电源目标阻抗 (35)
1软件介绍 2.1功能概述 Ansoft SIwave主要用于解决电源完整性问题，采用全波有限元算法，只能进行无源的仿真分析。Ansoft SIwave虽然功能强大，但并非把PCB导入，就能算出整块板子的问题在哪里。还需要有经验的工程设计人员，以系统化的设计步骤导入此软件检查PCB设计。主要功能如下： 1.计算共振模式 在PDS电源地系统结构（层结构、材料、形状）的LAYOUT之前，我们可以计算出PDS 电源地系统的共有的、内在的共振模式。可以计算在目标阻抗要求的带宽或更高的带宽范围内共振频率点。 2. 查看共振模式下的电压分布图 避免把大电流的IC芯片放置于共振频率的电压的峰值点和电压谷点。原因是当把这些源放在共振频率的电压的峰值点和电压谷点的时候很容易引起共振。 3.侦测电压 利用电流源代替IC芯片放置于它们可能的LAYOUT placement位置的周围、同时放置电压探头于理想IC芯片的位置侦测该位置的电压频率相应。在电压的频率相应的曲线中，峰值电压所对应的频率点就是共振频率的发生点。 4.表面电压 基于电压峰值频率，查看这些频率点的表面电压的分布情况，把退耦电容放置于电压
DesignCon 2011 Signal and Power Integrity for a 1600 Mbps DDR3 PHY in Wirebond Package June Feng, Rambus Inc. [Email: jfeng@https://www.doczj.com/doc/1213186017.html,] Ralf Schmitt, Rambus Inc. Hai Lan, Rambus Inc. Yi Lu, Rambus Inc.
Abstract A DDR3 interface for a data rate of 1600MHz using a wirebond package and a low-cost system environment typical for consumer electronics products was implemented. In this environment crosstalk and supply noise are serious challenges and have to be carefully optimized to meet the data rate target. We are presenting the signal and power integrity analysis used to optimize the interface design and guarantee reliable system operation at the performance target under high-volume manufacturing conditions. The resulting DDR3 PHY was implemented in a test chip and achieves reliable memory operations at 1600MHz and beyond. Authors Biography June Feng received her MS from University of California at Davis, and BS from Beijing University in China. From 1998 to 2000, she was with Amkor Technology, Chandler, AZ. She was responsible for BGA package substrate modeling and design and PCB characterization. In 2000, she joined Rambus Inc and is currently a senior member of technical staff. She is in charge of performing detailed analysis, modeling, design and characterization in a variety of areas including high-speed, low cost PCB layout and device packaging. Her interests include high-speed interconnects modeling, channel VT budget simulation, power delivery network modeling and high-frequency measurements. Ralf Schmitt received his Ph.D. in Electrical Engineering from the Technical University of Berlin, Germany. Since 2002, he is with Rambus Inc, Los Altos, California, where he is a Senior Manager leading the SI/PI group, responsible for designing, modeling, and implementing Rambus multi-gigahertz signaling technologies. His professional interests include signal integrity, power integrity, clock distribution, and high-speed signaling technologies. Hai Lan is a Senior Member of Technical Staff at Rambus Inc., where he has been working on on-chip power integrity and jitter analysis for multi-gigabit interfaces. He received his Ph.D. in Electrical Engineering from Stanford University, M.S. in Electrical and Computer Engineering from Oregon State University, and B.S. in Electronic Engineering from Tsinghua University in 2006, 2001, and 1999, respectively. His professional interests include design, modeling, and simulation for mixed-signal integrated circuits, substrate noise coupling, power and signal integrity, and high-speed interconnects. Yi Lu is a senior systems engineer at Rambus Inc. He received the B.S. degree in electrical engineer and computer science from U.C. Berkeley in 2002 with honors. In 2004, he received the M.S. degree in electrical engineering from UCLA, where he designed and fabricated a 3D MEMS microdisk optical switch. Since joining Rambus in 2006, he has been a systems engineer designing various memory interfaces including XDR1/2 and DDR2/3.
PI:聊聊电源完整性（PI）仿真(转) 首先，咱们先来讨论一下电源完整性的概念，电源完整性（PI，Power Integrity)就是为板级系统提供一个稳定可靠的电源分配系统（PDS）。实质上是要使系统在工作时，电源、地噪声得到有效的控制，在一个很宽的频带范围内为芯片提供充足的能量，并充分抑制芯片工作时所引起的电压波动、辐射及串扰。 今天，一起来聊聊电源完整性仿真的必要性：随着超大规模集成电路工艺的发展，芯片工作电压越来越低，而工作速度越来越快，功耗越来越大，单板的密度也越来越高，因此对电源供应系统在整个工作频带内的稳定性提出了更高的要求。电源完整性设计的水平直接影响着系统的性能，如整机可靠性，信噪比与误码率，及EMI/EMC等重要指标。板级电源通道阻抗过高和同步开关噪声SSN过大会带来严重的电源完整性问题，这些会给器件及系统工作稳定性带来致命的影响。PI设计就是通过合理的平面电容、分立电容、平面分割应用确保板级电源通道阻抗满足要求，确保板级电源质量符合器件及产品要求，确保信号质量及器件、产品稳定工作。 电源完整性PI与信号完整性SI的相互影响：从整个仿真领域来看，刚开始大家都把注意力放在信号完整性上，但是实际上电源完整性和信号完整性是相互影响相互制约的。电源、地平面在供电的同时也给信号线提供参考回路，直接决定回流路径，从而影响信号的完整性；同样信号完整性的不同处理方法也会给电源系统带来不同的冲击，进而影响电源的完整性设计。所以对电源完整性和信号的完整性地融会贯通是很有益处的。设计工程师在掌握了信号完整性设计方法之后，充实电源完整性设计知识显得很有必要。 电源完整性研究的内容：电源完整性仿真的内容很多，但主要的几个方面如下： 1：板级电源通道阻抗仿真分析，在充分利用平面电容的基础上，通过仿真分析确定旁路电容的数量、种类、位置等，以确保板级电源通道阻抗满足器件稳定工作要求。 2：板级直流压降仿真分析，确保板级电源通道满足器件的压降限制要求。
电源完整性与地弹噪声的高速PCB仿真 作者:Martin Vogel 和Brad Cole，Ansoft 公司使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至最小。 随着信号的沿变化速度越来越快，今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化，PCB板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，导致芯片的逻辑错误。为了保证高速器件的正确动作，设计者应该消除这种电压的波动，保持低阻抗的电源分配路径。 为此，你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容，每一个电容的容值应该是多大，并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容，而另一方面电路板上的空间是有限而宝贵的，这些细节上的考虑可能决定设计的成败。 反复试验的设计方法既耗时又昂贵，结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况，对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程，该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技术，可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的，SIwave可以有效的进行全面的分析，其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。 图1, SIwave中xDSM电路板的PCB版图，左边是两个高速总线，右边是三个Xilinx的FPGA。 xDSM电路板的尺寸，也就是电源层和地层的尺寸是11×7.2 英寸（28×18.3 厘米）。电源层和地层都是1.4mil厚的铜箔，中间被23.98mil厚的衬底隔开。 为了理解对电路板的设计，首先考虑xDSM电路板的裸板（未安装器件）特性。根据电路板上高速信号的上升时间，你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样，电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解，你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。 图2所示在0.54GHz的谐振模式下，电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式，情况也是如此。但并非在所有的谐振模式下都是如此，例如在1.07GHz、1.64GHz和1.96 GHz的高阶谐振模式下，电路板中心处的电压差变化是不为零的。
电源完整性设计（3）电源系统的噪声来源 电源系统的噪声来源有三个方面： 第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。 第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。多数常用的稳压源调整电压的时间在毫秒到微秒量级。因此，对于负载电流变化频率在直流到几百KHz之间时，稳压源可以很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围时，稳压源的电压输出会出现跌落，从而产生电源噪声。现在，微处理器的内核及外设的时钟频率已经超过了600兆赫兹，内部晶体管电平转换时间下降到800皮秒以下。这要求电源分配系统必须在直流到1GHz范围内都能快速响应负载电流的变化，但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足，这涉及到后面要讲的电源去耦。 第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。PCB板上任 何电气路径不可避免的会存在阻抗，不论是完整的电源平面还是电源引线。对于 多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平 面，供电电流流经电源平面，到达负载电源引脚。地路径和电源路径类似，只不 过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面 而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感 存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随 着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。在电源路径表现为负载 芯片电源引脚处的电压轨道塌陷，在地路径表现为负载芯片地引脚处的电位和参 考地电位不同（注意，这和地弹不同，地弹是指芯片内部参考地电位相对于板级 参考地电位的跳变）。
电源完整性问题以及改进思路分析-Ⅱ 上网日期: 2008年08月06日 有[ 1 ]名读者发表评论申请免费杂志订阅收藏打印版推荐给同仁发送查询 网友推荐相关文章 ?电源完整性问题以及改进思路分析-Ⅰ(2008-07-29) 精品文章 ?提高低静态电流LDO负载瞬变响应性能的诀窍 ?解决手持式设备设计挑战的几点建议 ?电源完整性问题以及改进思路分析-Ⅱ 更多精品文章关键字：电源完整性环路电感工艺缩放 在本文的第一部分里，详细介绍了电源完整性的基本概念，以及环路电感、L×(di/dt)和工艺对电源完整性的影响等。这里，将详细介绍电源完整性设计中的最优IR压降方法，以及片上电感对电源完整性所带来的影响。另外，还将详细介绍像45nm这类更新的工艺节点上，电源完整性经常存在的导致器件良率下降的问题，包括呈2次方或指数式增长的L×(di/dt)噪声，全面电源完整性技术和EDA工具的严重缺乏，无法清楚地理解芯片电源完整性等等。最后将讨论针对上述这些问题的可能解决方法。 IR压降与片上电感 那些更负责任的设计师会遵循最优的IR压降方法，并推导出平均芯片电流会增加，因此需要更多的电源网格金属。设计师面临着两种选择，一种是增加电源总线的数量，这意味着减少总线间距，一种是增加总线中金属走线的宽度，但受布线要求的约束。通常设计师会选择增加金属走线宽度，而不选择减少总线间距而使布线更加拥挤，并利用IR压降工具来改善噪声。遗憾的是，这种解决方案很不实用，特别是当主要的噪声来源是L×(di/dt)时，因为增加金属走线宽度和总线间的轴向隔离度对改善噪声的作用非常有限，甚至会出现负面影响。除此之外，高频电流通常被限制在电源总线的低电感区域。
目录 1.设置电路板的参数 (2) 1.1调用设置向导 (2) 1.2板框（Board Outline） (3) 1.3 Stuck-up设置 (3) 1.4 DC Net-Plane Association (4) 1.5 DC Power Pair Setup (5) 1.6选择去耦电容 (5) 1.7选择电容模型 (6) 2.单节点仿真 (7) 3.多节点仿真 (9) 3.1网格化电源平面 (9) 3.2设置多节点仿真的参数 (9) 3.3放置元件 (10) 3.4进行多节点仿真 (11)
1.设置电路板的参数 在Allegro PCB PI 610中打开要仿真的电路板，在这里以UL2为例介绍，仿真其VCC33电源平面的完整性，如图1-1所示： 图1-1 UL2的PCB图 1.1调用设置向导 在PCB PI 610中选择“Analyze”→“Power Integrity”出现提示对话框，点击“确定” 后出现设置向导窗口，如图1-2所示： 图1-2 电源完整性设置向导
1.2板框（Board Outline） 点击“Next”进入设置向导里的“Board Outline”窗口，如图1-3所示： 图1-3 Board Outline窗口 PI 610需要一个板框来进行布局和电源平面提取。如果板框不完整或不存在，则上图的右上角会有信息显示。 1.3 Stack-up设置 点击“Next”进入设置向导里的“Stack-up”窗口，如图1-4所示： 图1-4 Stack-up窗口
PI 610需要叠层关系来计算电源对从而为平面建模。如果叠层不存在或者不包含平面层，则屏幕右上角会有信息显示。 在这里可以调整叠层关系（Edit stack-up）或从另一个设计中导入（Import stack-up）。 屏幕右上角会有相应的示意图，如图1-5所示： 图1-5叠层视图 当不勾选“Physical view”时，各层均一显示；勾选后各层按比例显示。 1.4 DC Net-Plane Association 点击“Next”进入设置向导里的“DC Net-Plane Association”窗口，如图1-6所示： 图1-6 DC Net-Plane Association窗口
电源完整性分析 姓名：郝晓飞 班级：电研-10 一、基本概念 电源完整性，简称PI（power integrity）.目前，对于信号完整性的分析，除了要考虑反射，串扰以及电磁干扰（EMI）外，电源完整性的分析被人们越来越多的关注，可靠稳定的电源供应成为设计者们研究的一个重要方向。在以往对信号完整性分析时，一般都假设电源处于绝对稳定的状态，但是随着系统设计对仿真精度的要求不断提高，这种假设越来越不能被接受，因此，PI应运而生。信号完整性主要与传输线上的质量相对应，电源完整性主要与高速电路系统中电源和地的质量相对应。在对高速电路进行仿真时，往往因信号参考层的不完整性造成信号回路路径变化多端，从而引起信号质量变差和产品的EMI性能变成，并直接影响信号完整性。为了提高信号质量、产品的EMI性能，人们开始研究为喜好提供一个稳定、完整的参考平面，随即提出了电源完整性的概念。 二、电源完整性的起因 造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路存在电感。 从表面形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类；非理想电源阻抗影响；谐振及边缘效应。 电源完整性的作用是为系统所有的信号线提供完整的回流路径。但是随着科技的发展往往电源完整性得不到实现，其破坏电源完整性的主要因素只要有以下几种：地弹噪声太大，去耦电容设计不合理，回流影响严重，多电源、地平面的分割不当，地层设计不合理，电流分配不均匀，高频的趋肤效应导致系统阻抗变化等等。 三、基于电源完整性考虑的设计分析 由上文可以了解到有很多因素可以破坏电源完整性。在此，通过分析电源电阻的设计，达到避免由于完整性遭到破换影响信号实现功能的目的。 电源噪声的产生在很大程度上归结于非理想的电源分配系统。电源分配系统的作用是给系统的每一个器件提供足够的电源，使其满足系统要求。电源之所以
电源完整性设计（2）电源系统噪声余量分析 电源系统噪声余量分析 绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是±2.5%，因此电源噪声的峰值幅度不应超过±2.5%。当然随着芯片工艺的提高，现代的稳压芯片直流精度更高，可能会达到±1%以下，TI公司的开关电源芯片TPS54310精度可达±1%，线性稳压源AMS1117可达±0.2%。但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以±2.5%这个值更把握些。如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度，那么你可以为你的这款设计单独进行噪声余量计算。本文着重电源部分设计的原理说明，电源噪声余量将使用±2.5%这个值。 电源噪声余量计算非常简单，方法如下： 比如芯片正常工作电压范围为3.13V到3.47V之间，稳压芯片标称输出3.3V。安装到电路板上后，稳压芯片输出3.36V。那么容许电压变化范围为3.47-3.36=0.11V=110mV。稳压芯片输出精度±1%，即±3.363*1%=±33.6 mV。电源噪声余量为110-33.6=76.4 mV。 计算很简单，但是要注意四个问题： 第一，稳压芯片输出电压能精确的定在3.3V么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了3.36V这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。 第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？ 第三，负载情况怎样？这对稳压芯片的输出电压也有影响。 第四，电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。 另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按±2.5%计算的话，1.2V电压等级的噪声余量只有30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。
信号完整性与电源完整性的仿真分析与设计 李荔博士 leo_le@https://www.doczj.com/doc/1213186017.html, 安捷伦科技 1简介 信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。 电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。 图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。
图1 背板信号传输的系统示意图 在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。 为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。 2 版图完整性问题、分析与设计 上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB 板大多都是在类似结构上实现。 1001010… -0.50.00.51.01.5 -1.0 2.0V c o r e , V
电源完整性仿真与 E M C分析
高速PCB的信号/电源完整性仿真与EMC分析 摘要 本文以高速系统的信号/电源完整性分析和EMC分析的为基本出发点，着重介绍了高速PCB的信号和电源完整性分析的基本要领和设计准则，通过EDA分析工具实现PCB的建模与参数提取；通过电磁场分析工具完成网络参数定量分析，从最基本的设计方法入手，提出了高速PCB的信号/电源系统设计参数优化方案，指出了信号/电源完整性仿真设计和EMC设计的内在联系，最后介绍了利用EDA仿真工具和EMC测试验证相结合解决单板PCB设计的EMI问题的成功范例，希望本文总结的经验能给予正在从事高速系统仿真的设计开发人员和EDA设计人员解决此类问题的基本思路与方法。 关键词 非理想化电容建模、信号/电源完整性分析、EMC分析、应用举例、问题总结 引言 当今的高速PCB设计领域，由于芯片的高集成度使PCB的布局布线密度变大，同时信号的工作频率不断提高,信号边沿(Tr)的不断变陡，由此而引发的信号完整性和电源完整性问题给EDA设计人员和硬件开发人员带来前所未有的挑战，信号/电源完整性问题处理不当同时会带来一系列的EMC问题，给产品的可靠性造成危害。目前，基于Cadence公司SQ的板级与系统级互连仿真已经在公司各事业部广泛应用，在硬件设计流程中引入了SI/PI/EMI的仿真分析环节。网络南
研的信号/电源完整性仿真的最新进展表明：信号完整性与电源完整性分析做的较成功的PCB，电磁兼容性（EMC）也明显改善。 信号/电源完整性分析通过对PCB的信号互连与电源分配系统（PDS）分析，使用EDA与电磁场分析软件找出PCB的噪声点并加以抑制，通过PCB的优化设计改善层间噪声与电源层和地线层之间的阻抗。降低信号的反射和串扰；改进信号的回流路径，降低电源分配系统阻抗，同步开关噪声，消除PCB上关键点和关键频率的谐振，合理放置去耦电容改善电源地的阻抗与谐振，使用屏蔽过孔等措施减小PCB的边缘辐射。 随着信号的Tr变快，产品的EMC问题成为EDA设计的最大难点。EMC问题由来已久，涉及面较广，随着信号速率的提高和芯片尺寸的减少，传统的EMI设计方法显得力不从心。解决EMC问题和解决其它SI问题显著的不同点在于EMC 更依赖于测试，或者是仿真与测试过程两者的融合，不同类型的EMI包括来自于信号互连的连接器，电缆，PCB的连线以及边缘辐射等。 电源和信号完整性对EMI的性能有着直接的影响，从PCB设计阶段控制EMI，能起到事半功倍的作用。我们通常采用下列几种方法来分析并改进信号和电源完整性，从而减小EMI辐射。 1．减少电源地平面间噪声－电源完整性分析 2．优化电源地系统阻抗－电源完整性分析 3．降低串扰和反射－信号完整性分析 4．改善同步开关噪声－信号完整性分析 5．减少边缘辐射－信号完整性/电源完整性分析 一、关于电源完整性仿真的电容建模