1EDAEDA应用技术应用技术
3.1 引言
3.2 Verilog HDL基本结构
3.3 数据类型及常量、变量
34运算符及表达式第3章硬件描述语言Verilog HDL
3.8 循环语句
3.9 结构说明语句
3.10 编译预处理语句
3.11 语句的顺序执行与并行执行
3.12 不同抽象级别的Verilog HDL模型
3.13 设计技巧3.4 运算符及表达式
3.5 语句
3.6 赋值语句和块语句
3.7 条件语句
3-2
3.1 引言
什么是VilHDL内容概要
一、什么是Verilog HDL
二、Verilog HDL的发展历史
三、不同层次的Verilog HDL抽象
四、Verilog HDL的特点
3-33.1 引言
一、什么是VerilogHDL
VerilogHDL是一种用于数字逻辑电路设计的硬件描述
语言（HradwareDescriptionLanguage)，可以用来进
行数字电路的仿真验证、时序分析、逻辑综合。
¾用VerilogHDL描述的电路设计就是该电路的Verilog
HDL模型。
¾VerilogHDL既是一种行为描述语言也是一种结构描述
语言。
既可以用电路的功能描述，也可以用元器件及其之间的
连接来建立VerilogHDL模型。
3-4
3.1 引言
二、VerilogHDL的发展历史
1983年，由GDA（GateWayDesignAutomation）公
司的PhilMoorby首创；
1989年，Cadence公司收购了GDA公司；
1990年，Cadence公司公开发表VerilogHDL；
1995年，IEEE制定并公开发表VerilogHDL1364-
1995标准；
1999年，模拟和数字电路都适用的Verilog标准公开
发表
3-53.1 引言
三、不同层次的VerilogHDL抽象
VerilogHDL模型可以是实际电路的不同级别的抽象。
抽象级别可分为五级：
¾系统级(system level): 用高级语言结构（如case语句）
1
EDA概念整理
1．EDA：（Electronic Design Automation）EDA技术是依赖于功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、布线布局，以及逻辑优化、仿真测试，直至实现既定的电子线路系统功能。
2．VHDL的全名VHSIC（Very High Speed Integrated Circuit）Hardware Description
Language.VHDL是硬件描述语言的业界标准之一。主要的硬件描述语言（HDL）有VHDL、Verilog HDL、System Verilog和System C.
3．综合的含义：把抽象的实体结合成单个或统一的实体。综合器转化的目标是底层的电路结构网表文件。
4．适配器也称结构综合器，他的功能是将有综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC，JAM格式的文件。适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局不线操作。
5．EDA（FPGA/CPLD）设计流程：输入（图形输入[原理图、状态图、波形图输入]、HDL文本输入）、综合、适配、仿真（时序与功能）、编程下载、硬件测试。
6．IP核（Intellectual Property）定义：就是知识产权核或知识产权模块的意思。
7．可编程逻辑器件分类：
8．FPGA/CPLD编程工艺分类：
a. 基于电擦除的存储单元的EEPROM或Flash技术。CPLD一般使用此技术进行编程，CPLD被编程后改变了电可擦除存储单元中的信息，掉电后课保存。
b. 基于SRAM查找表的编程单元。掉电信息丢失，在下次上电后还需重新载入信息，大部分FPGA采用此工艺。
c. 基于反熔丝编程单元。Actel的FPGA、Xilinx早期的FPGA采用此结构，反熔丝技术编程方法是一次性可编程。
1.常用硬件描述语言(HDL)
• VHDL
• Verilog HDL
• System Verilog
• System C
VerilogHDL与VHDL最常用
2.VerilogHDL与VHDL的比较
• VHDL来源于古老的Ada语言，VerilogHDL来源于C语言，VerilogHDL受到一线工作的工程师的青睐。
• 90%以上的公司采用verilogHDL进行IC设计，ASIC设计必须学习VerilogHDL,VerilogHDL在工业界通用些，VHDL在大学教学中使用较多
• VerilogHDL在系统级抽象方面比VHDL差一些，在门级开关电路描叙方面VerilogHDL比VHDL强很多
• VHDL比较严谨，VerilogHDL格式要求宽松些
3.集成电路设计的层次
抽象层次 时序单位 基本单位 电路的功能（行为）描述
系统级System 数据处理 进程及通信 自然语言描述或相互通信的进程
行为级（算法级）Algorithm 运算步 运算的控制 行为有限状态机、数据流图、控制流图
寄存器传输级（RTL） 时钟周期 寄存器、计数器、多路选择器、算术逻辑单元 布尔方程、二元决策图、有限状态机
逻辑门级Logic 延时 与门、或门、触发器、锁存器等 原理图，VHDL
门（电路）级Gate 物理时间 晶体管、R、L、C 电压、电流之间的微分方程
物理级（版图级）Layout 几何图形 几何图形（硅表面上的扩散区、多晶硅和金属等） 隐含在器件的物理方程中
4.综合（synthesis)
将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。（是从外文翻过来的别扭的句子）
• 从算法表示转换到寄存器传输级，即行为综合
• 从RTL级表示转换到逻辑门的表示，即逻辑综合
• 从逻辑门表示转换为版图表示，即版图综合或结构综合
5.功能仿真和时序仿真
(1)功能仿真 是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。
第1章 EDA技术概述
1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：
图形输入方式：原理图输入，状态图输入；
HDL文本输入：VHDL，Verilog
3. 常用缩写
FPGA(Field Programable Gate Araay)
CPLD(Complex Programmable Logic Device)
ASIC(Application Specific Interated Circuit)
SOC(System on a Chip)
SOPC(System-on-a-Programmable-Chip)
HDL(Hardware Description Language)
IP(Intellectual Property)
CAD(Computer Aided Design)
CAM(Computer Aided Manufacturing)
CAT(Computer Aided Test)
CAE(Computer Aided Engineering)
CAA(Computer Aided Analysis)
4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
