Snap-back in MOS
- 格式：doc
- 大小：106.00 KB
- 文档页数：4
(一) Nwell 电阻
在饱和区域电压上升的速度比在线性区域的时候要快，当电场达到了碰撞电离阈值时，空穴就产生了。空穴电流从可以忽略不计到足够大，并且占据总电流一定份额时，电压就会下降，负阻或snapback 特征就会呈现出来。加在电阻上的电压大约150kV/cm 时就会发生碰撞电离，也就是说2um 长的电阻最大承受电压约为30V。引起snapback的碰撞电离由NB来决定(即背景或衬底掺杂浓度)，它会影响引发电阻snapback的电压值。当然snapback也可能是在饱和区域时由载流子发热引起的。
现在，假设nwell 方块电阻RSH = 1K ohms/sq (电导率)，通过公式 ，其中电子电荷1.602E-19c, 室温低杂质硅电子迁移率约为1350cm^2/sv, 空穴迁移率约为460cm^2/sv，由此得出电子浓度约为4.624E+18/cm^3，该值介于1E+10与1E+20之间，在逐步增加电压时，会出现饱和状态，并呈现如图1的特征。假设硅室温下本征载流子浓度约为2E+10/cm^3，我们还可以得出空穴浓度约为0.865E+2/cm^3。
(二) MOS 晶体管
图2是正常控制下的nMOS 电流电压曲线，下图则是在ESD条件下的nMOS 电流电压曲线。因为存在寄生bipolar 的影响，出现了二次snapback 现象。
图4为高电流下(比如ESD 条件下)nMOS的剖面图，并且标明了寄生bipolar 电流方向。高电压使得drain-substrate 发生雪崩，并形成电子空穴对。电子被扫向drain contact，空穴则进入衬底形成的空穴电流Isub。在电流流过衬底电阻Rsub时，产生了降压，抬升了VB’ 点的电位。电位逐渐升高最终会导致source-substrate 结正向偏置。电子从source端注入衬底，被drain 端收集，此时LNPN bipolar 形成。其中drain 端为collector ,source 端为emitter ，substrate 为 base 极。Bipolar 所起的效果还取决于emitter 注入效率和base 的传输因子。LNPN打开时间称为基区渡越时间(base transit time)，该值取决于沟道长度。对于沟道长度1um nMOS而言，基区渡越时间约为250ps。
上图为等效电路电流与时间关系，其中人体的等效电容定为100pF，人体的等效放电电阻定为1.5KΩ。如图V0=10Kv情况，电流上升到最高点的时间约为10ns，也就是说LNPN可以用0.25ns时间打开，远远小于此情况下电流上升到最高点所需时间。
(三) SCR 结构
上图是PNPN电流电压特性曲线，这样的SCR 模型也用于latchup 分析。图中snapback 是由于中心结发生正向偏置，双极型从高阻态切换到低阻态，电源经过低阻态通路直接接地所引起的。
(*注：花了好些时间还是没有得到想要的结果，不过一些基本的概念已经开始清晰，当然我还会继续阅读相关的资料，并把自己的阶段性的想法分享给大家。)
上图(一)为等效电路，图(二) 为ESD条件下的nMOS I-V 特征曲线，其中可分为线性阶段(linear region)，饱和阶段(saturation region)，雪崩阶段(avalanche region) 和钳回阶段(snapback region)。从数学的角度来看snapback 曲线即取同一的漏极的电压时会得出至少两个不同的电流值，对于目前的方程式来讲显然是不对的，所以在不同的阶段应该适用不同的方程式。标准MOS方程式覆盖了线性区与饱和区，在雪崩区是MOS行为与寄生器件行为重合的区域标准方程式不才适用，钳回区域寄生器件行为已经占据支配地位。I-V曲线有几个转折点用来区分不同区域，其中包括Vdsat(saturation voltage ),
Vav( avalanche voltage) , Vsp(snapback voltage) 和Vt2 (second breakdown
trigger voltage) 。Vav > Vsp (Vsp也认为是LNPN holding voltage ) Vav与Vsp相距的时间很短，可能<0.5ns。
其中
Igen=(M-1)*Ip =(M-1)*(Ids+Ic) ;
(1-1/M) = K1*exp[-K2/(Vd-Vdsat)]; 由Miller formula 得到
Igen 雪崩引发电流，M 雪崩倍增因子，Ip 偶发电流。Vg=0v, 在bipolar 打开之前 Igen=Isub，VdVav时M∞。当bipolar 打开之后Ic 也作为倍增的一个电流源，要维持bipolar 的打开状态 M 可以降得很小，所以Vd 也会因此变得很小 snapback 就发生了，即Vd 从Vav 降到了 Vsp。
Ib=Ioe*[exp(Vbe/Vt)-1] ;
这里的Vt 为热电压约为 26mv，Ioe 是NPN 发射极由空穴扩散引起的反向饱和电流。
Ic=Ioc*[exp(Vbe/Vt)- exp(Vbc/Vt)];
Ioc 是NPN基极由电子扩散引起的反向饱和电流。
Ioc=q*ni^2*Ae*Dn/(Nb*ωb) ;
q电子电荷1.602e-19c, ni 约为1.45e+10 cm^-3, Ae 有效发射极面积，Dn=Vt*μn 电子有效扩散常数, Nb 基极掺杂浓度，ωb 器件沟道长度。
Ioe=q*ni^2*Ae*Dp/(Ne*Lpe);
Dp 空穴扩散常数，Ne 发射极掺杂浓度，Lpe 空穴在发射极扩散长度
通过以上公式进行粗略的计算，可以发现snapback 是因为空穴电流流进衬底形成压降，引起寄生NPN的导通，VavVsp的变化，其实说明总电流由MOS 电流 向Bipolar 电流占主导地位的变化。
以下罗列了一些MOS公式：
MOS线性区电流
Ids=k’*W/L*(Vgs-Vth-Vds/2)*Vds
MOS 饱和区电流
Ids=k’/2*W/L*(Vgs-Vth)^2*(1+λ*Vds)
K’=μ*Cox=μ*ε0εox/tox ; ε0 真空介电常数约为8.85E-12 F/m, εox绝缘常数约为3.9 (K值)，μ为电子、空穴迁移率， k’取值约在50-100μA/V^2之间。
λ为short channel effect约在0.01-0.1。
Vth=Vto+γ *[(2*φf+Vsb)^0.5-(2*φf)^0.5] ; Vto约在0.5-1.0V之间，γ为body effect约在0.05-0.5之间，PHI=2*φf约0.6，如果Vsb=0 基本可以忽略body effect 的影响。
以下是可以阅读的一些参考资料：
[1] “一种ESD保护结构的集总参数模拟方法” 邱国良
[2] “On-Chip ESD Protection for Integrated Circuits” Albert Z.H.Wang
[3] “Modeling MOS Snapback and Parasitic Bipolar Action for
Circuit-Level ESD and High Current Simulations ” Ajith Amerasekera
[4] “Modeling MOS Snapback for circuit-level ESD simulation Using BSIM3
and VBIC Models” Yuangzhong (Paul) Zhou
(*注 个人推荐A. Amerasekera 的相关论文)
