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TMX320C6410GTS中文资料

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TMS320C6413, TMS320C6410Fixed-Point Digital SignalProcessors

Data ManualLiterature Number: SPRS247EApril 2004 − Revised May 2005

PRODUCTION DATA information is current as of publication date.Products conform to specifications per the terms of Texas Instrumentsstandard warranty. Production processing does not necessarily includetesting of all parameters.

元器件交易网www.cecb2b.com元器件交易网www.cecb2b.comRevision History

3April 2004 − Revised May 2005SPRS247E

Revision HistoryThis data manual revision history highlights the technical changes made to the SPRS247D device-specific datamanual to make it an SPRS247E revision.

Scope: Applicable updates to the C64x device family, specifically relating to the TMS320C6413 andTMS320C6410 devices, have been incorporated.

PAGE(s)NO.ADDS/CHANGES/DELETES

63Terminal Functions table:Host-port data [7:0] pins (I/O/Z) description:Changed sentence from “Host-Port bus width user-configurable at device reset via a 10-kW resistor pullup/pulldown resistoron the HD5 pin (I):“ to “Host-Port bus width user-configurable at device reset via a 1-kW pullup/pulldown resistor on the HD5pin (I):“

78I2C section:Updated/added “For more detailed information...” paragraph

90Electrical Characteristics Over Recommended Ranges of Supply Voltage and Operating Case Temperature:IOH, Low-level output current, TEST CONDITIONS:Moved/added HPI to “Timer, TDO, GPIO, McBSP”

元器件交易网www.cecb2b.comContents

4April 2004 − Revised May 2005SPRS247EContentsSectionPage1Features11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2Functional Overview 12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.1GTS and ZTS BGA Packages (Bottom View) 12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2Description 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3Device Characteristics 14. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.3.1Functional Block Diagram15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.4CPU (DSP Core) Description 16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.5Memory Map Summary 19. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.5.1L2 Architecture Expanded21. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.6Peripheral Register Descriptions 23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.7EDMA Channel Synchronization Events 36. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.8Interrupt Sources and Interrupt Selector 37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.9Signal Groups Description 39. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3Device Configurations44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.1Device Configuration at Device Reset44. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.2Peripheral Configuration at Device Reset45. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.3Peripheral Selection After Device Reset46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.4Peripheral Configuration Lock 48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.5Device Status Register Description50. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.6JTAG ID Register Description51. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.7Multiplexed Pins 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.8Debugging Considerations53. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.9Configuration Examples 53. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.10Terminal Functions55. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.11Development Support 67. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.12Device Support 68. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.12.1Device and Development-Support Tool Nomenclature68. . . . . . . . . . . . . . . . . . . . . 3.12.2Documentation Support70. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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stm32f103c8t6中文参数

stm32f103c8t6中文参数

stm32f103c8t6中文参数STM32F103C8T6是意法半导体(STMicroelectronics)推出的一款高性能32位ARM Cortex-M3单片机。

它具有丰富的外设和高性能的处理能力，广泛应用于嵌入式系统中，成为了工业控制、汽车电子、智能家居等领域的首选芯片。

首先，STM32F103C8T6的主要特点之一是它搭载了ARM Cortex-M3内核，这是一款高性能的处理器核心。

Cortex-M3内核具有高代码密度、低功耗、高性能和强大的应用处理能力。

它采用了Harvard架构，具有三级流水线，能够在较低的时钟频率下提供很高的性能。

此外，STM32F103C8T6拥有一系列丰富的外设，包括多个通用定时器、多个通用串行接口、多个通用输入输出端口、模拟到数模转换器(ADC)、模拟比较器、串行外设接口(SPI)、I2C接口、串行通讯接口(USART)等等。

这些外设能够满足各种不同应用的需求，提供灵活的扩展性和功能性。

除了丰富的外设，STM32F103C8T6还拥有较大的存储空间。

它内置了64KB的闪存和20KB的静态随机存储器(SRAM)，可以存储大量的程序代码和数据。

闪存是非易失性存储器，可以永久保存代码和数据，而SRAM则提供了快速的读写速度。

另外，STM32F103C8T6还具有丰富的通信接口，支持多种通信协议，如SPI、I2C和USART。

它还支持USB设备功能，可以方便地和PC进行通信。

在开发方面，STM32F103C8T6具有易于使用的开发工具和软件库。

意法半导体提供了STM32Cube软件包，其中包含了各种驱动程序和示例代码，帮助开发者快速上手并进行开发。

此外，开发者还可以选择使用Keil MDK或者GNU ARM Eclipse等集成开发环境进行开发。

总结起来，STM32F103C8T6作为一款高性能32位ARM Cortex-M3单片机，具有丰富的外设和功能，适用于各种嵌入式系统应用。

CES-6410教学平台简介

CES-6410教学平台简介

CES-6410教学平台简介■功能与特色：CES-6410教学平台采用三星公司最新ARM1176JZF-S内核CPU S3C6410设计而成，本教学平台基于目前使用本公司相关项目、客户反馈和各大高校用户广泛调研设计而成。

充分考虑国内外高校嵌入式实验室的实际情况，结合目前高校嵌入式教学的相关要求和社会实际要求设计而成。

目前，随着高端ARM11等CPU的不断推出，以往基于ARM9的嵌入式教学平台已很难满足电子通信行业高速发展，同时企业急需高素质的，具有产品经验的大学毕业生加入团队，而不仅仅略知嵌入式的毕业生。

基于此，本教学平台结合目前基于S3C6410开发的各种主流产品，集成了包括NETBOOK,EPC,MID,PMP,SMARTPHONE,GPS导航仪等几乎所有功能，为目前市面上最为强大的ARM高端教学平台。

本教学平台采用的三星S3C6410处理器，基于ARM1176JZF-S内核，包含16KB的指令数据Cache 和16KB的指令数据TCM，ARM Core电压为1.1V的时候，可以运行到533MHZ，在1.2V的情况下，可以运行到667MHZ。

最新三星已经可以提供800MHZ。

通过AXI,AHB和APB组成的64/32bit内部总线和外部模块相连。

支持常规的电源管理，系统外设，连接总线等功能，同时该芯片与以往芯片最大的区别除了内核外，在外围功能上增加了强大多媒体协处理器（Multimedia Acceleration），支持Mpeg4/H.263/H.264 的编码与译码，并支持VC1 译码。

支持2D,3D,JPEG图像处理,由于S3C6410卓越的性能，可以轻松的完成视频、图像处理，目前已广泛运用在各种高端新产品如：移动网络设备，3D 增强型多媒体手机，能够显示更加详细的图像（比如建筑，地界标志）的个人导航设备和下一代手持设备的研发中去；CES-6410教学平台充分考虑产品特性，主频为667/800MHZ,内存采用DDR SDRAM,达到256Mbytes,WI-FI模块和GPS模块等已在板上实现，基于全新7寸数字触摸屏，主板由核心板和扩展板构成，用户可以从本平台中吸取完整的产品信息，完全不同于一般意义的教学平台，可以轻松迅速定制出属于自己的产品。

TMS320F28335中文资料资料讲解

TMS320F28335中文资料资料讲解

T M S320F28335中文资料TMS320F28335中文资料TMS320F28335采用176引脚LQFP四边形封装，其功能结构参见参考文献。

其主要性能如下：高性能的静态CMOS技术，指令周期为6．67 ns，主频达150 MHz；高性能的32位CPU，单精度浮点运算单元(FPU)，采用哈佛流水线结构，能够快速执行中断响应，并具有统一的内存管理模式，可用C／C++语言实现复杂的数学算法；6通道的DMA控制器；片上256 Kxl6的Flash存储器，34 Kxl6的SARAM存储器．1 Kx16 OTPROM和8 Kxl6的Boot ROM。

其中Flash，OTPROM，16 Kxl6的SARAM均受密码保护；控制时钟系统具有片上振荡器，看门狗模块，支持动态PLL调节，内部可编程锁相环，通过软件设置相应寄存器的值改变CPU的输入时钟频率；8个外部中断，相对TMS320F281X系列的DSP，无专门的中断引脚。

GPI00~GPI063连接到该中断。

GPI00一GPI031连接到XINTl，XINT2及XNMI外部中断，GPl032~GPI063连接到XINT3一XINT7外部中断；支持58个外设中断的外设中断扩展控制器(PIE)，管理片上外设和外部引脚引起的中断请求；增强型的外设模块：18个PWM输出，包含6个高分辨率脉宽调制模块(HRPWM)、6个事件捕获输入，2通道的正交调制模块(QEP)；3个32位的定时器，定时器0和定时器1用作一般的定时器，定时器0接到PIE模块，定时器1接到中断INTl3；定时器2用于DSP／BIOS的片上实时系统，连接到中断INTl4，如果系统不使用DSP／BIOS，定时器2可用于一般定时器；串行外设为2通道CAN模块、3通道SCI模块、2个McBSP(多通道缓冲串行接口)模块、1个SPI模块、1个I2C主从兼容的串行总线接口模块；12位的A／D转换器具有16个转换通道、2个采样保持器、内外部参考电压，转换速度为80 ns，同时支持多通道转换；88个可编程的复用GPIO引脚；低功耗模式；1．9 V内核，3．3 V I／O供电；符合IEEEll49．1标准的片内扫描仿真接口(JTAG)；TMS320F28335的存储器映射需注意以下几点：片上外设寄存器块0~3只能用于数据存储区，用户不能在该存储区内写入程序。

MEMORY存储芯片TMS320F28035PAGT中文规格书

MEMORY存储芯片TMS320F28035PAGT中文规格书

140TMS320C6745,TMS320C6747SPRS377F –SEPTEMBER 2008–REVISED JUNE 2014Submit Documentation FeedbackProduct Folder Links:TMS320C6745TMS320C6747Peripheral Information and Electrical Specifications Copyright ©2008–2014,Texas Instruments Incorporated(1)These parameters are in addition to the general timings for SPI slave modes (Table 6-55).(2)P =SYSCLK2period (3)Figure shows only Polarity =0,Phase =0as an example.Table gives parameters for all four slave clocking modes.(4)SPI0_ENA is driven low after the transmission completes if the SPIINT0.ENABLE_HIGHZ bit is programmed to 0.Otherwise it is 3-stated.If 3-stated,an external pullup resistor should be used to provide a valid level to the master.This option is useful when tying several SPI slave devices to a single master.Table 6-61.Additional (1)SPI0Slave Timings,5-Pin Option (2)(3)No.PARAMATER MIN MAX UNIT 25t d(SCSL_SPC)S Required delay from SPI0_SCS asserted at slave to first SPI0_CLK edge at slave.2P ns 26t d(SPC_SCSH)S Required delay from final SPI0_CLKedge before SPI0_SCS isdeasserted.Polarity =0,Phase =0,from SPI0_CLK falling0.5t c(SPC)M +P +5ns Polarity =0,Phase =1,from SPI0_CLK falling P +5Polarity =1,Phase =0,from SPI0_CLK rising0.5t c(SPC)M +P +5Polarity =1,Phase =1,from SPI0_CLK risingP +527t ena(SCSL_SOMI)S Delay from master asserting SPI0_SCS to slave driving SPI0_SOMI valid P +18.5ns 28t dis(SCSH_SOMI)S Delay from master deasserting SPI0_SCS to slave 3-stating SPI0_SOMI P +18.5ns 29t ena(SCSL_ENA)S Delay from master deasserting SPI0_SCS to slave driving SPI0_ENA valid18.5ns 30t dis(SPC_ENA)S Delay from final clock receive edgeon SPI0_CLK to slave 3-stating ordriving high SPI0_ENA.(4)Polarity =0,Phase =0,from SPI0_CLK falling2.5P +18.5ns Polarity =0,Phase =1,from SPI0_CLK rising 2.5P +18.5Polarity =1,Phase =0,from SPI0_CLK rising2.5P +18.5Polarity =1,Phase =1,from SPI0_CLK falling2.5P +18.5(1)P =SYSCLK2period (2)First bit may be MSB or LSB depending upon SPI configuration.MO(0)refers to first bit and MO(n)refers to last bit output on SPI1_SIMO.MI(0)refers to the first bit input and MI(n)refers to the last bit input on SPI1_SOMI.Table 6-62.General Timing Requirements for SPI1Master Modes (1)No.PARAMATER MIN MAX UNIT 1t c(SPC)M Cycle Time,SPI1_CLK,All Master Modes greater of 3P or 20ns 256P ns 2t w(SPCH)M Pulse Width High,SPI1_CLK,All Master Modes 0.5t c(SPC)M -1ns 3t w(SPCL)M Pulse Width Low,SPI1_CLK,All Master Modes0.5t c(SPC)M -1ns 4t d(SIMO_SPC)M Delay,initial data bit valid on SPI1_SIMO to initial edge on SPI1_CLK (2)Polarity =0,Phase =0,to SPI1_CLK rising5ns Polarity =0,Phase =1,to SPI1_CLK rising-0.5t c(SPC)M +5Polarity =1,Phase =0,to SPI1_CLK falling5Polarity =1,Phase =1,to SPI1_CLK falling -0.5t c(SPC)M +5141TMS320C6745,TMS320C6747 SPRS377F –SEPTEMBER 2008–REVISED JUNE 2014Submit Documentation FeedbackProduct Folder Links:TMS320C6745TMS320C6747Peripheral Information and Electrical SpecificationsCopyright ©2008–2014,Texas Instruments IncorporatedTable 6-62.General Timing Requirements for SPI1Master Modes (1)(continued)No.PARAMATERMIN MAX UNIT 5t d(SPC_SIMO)M Delay,subsequent bits valid on SPI1_SIMO after transmit edge of SPI1_CLK Polarity =0,Phase =0,from SPI1_CLK rising5ns Polarity =0,Phase =1,from SPI1_CLK falling5Polarity =1,Phase =0,from SPI1_CLK falling5Polarity =1,Phase =1,from SPI1_CLK rising56t oh(SPC_SIMO)M Output hold time,SPI1_SIMO valid after receive edge of SPI1_CLK Polarity =0,Phase =0,from SPI1_CLK falling0.5t c(SPC)M -3ns Polarity =0,Phase =1,from SPI1_CLK rising0.5t c(SPC)M -3Polarity =1,Phase =0,from SPI1_CLK rising0.5t c(SPC)M -3Polarity =1,Phase =1,from SPI1_CLK falling0.5t c(SPC)M -37t su(SOMI_SPC)M Input Setup Time,SPI1_SOMI valid before receive edge of SPI1_CLK Polarity =0,Phase =0,to SPI1_CLK falling0ns Polarity =0,Phase =1,to SPI1_CLK rising0Polarity =1,Phase =0,to SPI1_CLK rising0Polarity =1,Phase =1,to SPI1_CLK falling08t ih(SPC_SOMI)M Input Hold Time,SPI1_SOMI valid after receive edge of SPI1_CLK Polarity =0,Phase =0,from SPI1_CLK falling5ns Polarity =0,Phase =1,from SPI1_CLK rising5Polarity =1,Phase =0,from SPI1_CLK rising5Polarity =1,Phase =1,from SPI1_CLK falling 5(1)P =SYSCLK2periodTable 6-63.General Timing Requirements for SPI1Slave Modes (1)No.PARAMATER MIN MAX UNIT 9t c(SPC)S Cycle Time,SPI1_CLK,All Slave Modes greater of 3P or 40ns ns 10t w(SPCH)S Pulse Width High,SPI1_CLK,All Slave Modes 18ns 11t w(SPCL)S Pulse Width Low,SPI1_CLK,All Slave Modes 18ns。