MOS晶体管及其版图
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第四章 MOS晶体管及其版图
学习指导
学习目标与要求 1．了解集成电路中有源器件MOS晶体管的结构 2．了解集成电路中有源器件MOS晶体管 版图定义、内涵及实质，掌握集成电路中有源器件MOS晶体管版图的特点 3．掌握集成电路中有源器件MOS晶体管的特性、不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧 4． 基本掌握集成电路中有源器件MOS晶体管版图设计方法 学习重点 1．集成电路中有源器件MOS晶体管的特性 2．不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧 学习难点 1．MOS晶体管版图设计技巧及设计方法 2．MOS晶体管版图的失配及匹配的设计方法及设计准则
第一节 NMOS晶体管及版图
一、 NMOS晶体管概述
1. NMOS晶体管的简化三端电路模型：
NMOS晶体管在栅极和晶体管的其余部分之间存在绝缘层，没有直流电流从栅极流过。电容CGS和CGD分别代表由栅介质产生的栅源电容和栅漏电容。电容符号上绘制的斜线表示电容值的大小与偏置有关。压控电流源I1为栅氧化层下从漏极经过沟道流向源极的电流。漏极电压ID的大小取决于栅源电压VGS和栅漏电压VDS。 2. 2种类型的NMOS晶体管:(A)增强型NMOS;(B)耗尽型NMOS
3. 器件跨导k决定了在给定Vgst的情况下流过MOS管的漏极电流大小，可表明一个MOS管的尺寸。器件跨导的单位是A/V2或者μA/V2。 k’是一个常数，叫做工艺跨导， 为载流子的有效迁移率， 。 4. 阈值电压Vt是指当背栅与源极连接在一起时使能栅介质下面恰好产生沟道所需要的栅源电压。MOS管的阈值电压与以下因素有关：栅极电材料，背栅掺杂，栅氧化层厚度，表面态电荷密度，氧化层中的电荷密度（固定点荷和可用电荷）。
(A) (B)
kk'(/)WLnrk'oxt
二、 NMOS晶体管的版图
1. 自对准硅栅NMOS晶体管的背栅由生长在P+衬底上的P型外延层构成。相邻晶体管之间的区域叫做场区。
2. 一个简单的N阱CMOS工艺工需要7块掩膜：N阱，沟槽，多晶硅，NSD，PSD,接触孔，金属，以及保护层。其中下图（A）利用NSD,PSD和沟槽掩膜层编码；（B）利用NMoat和PMoat编码层。
第二节 PMOS晶体管及版图
一、 PMOS晶体管概述
1. PMOS晶体管的方程： 当0≥VDS>Vgst时（线性区)，
版图 剖面图
当VDS≤Vgst时（饱和区）， 2. 两种类型的PMOS晶体管（A）增强型PMOS；（B）耗尽型PMOS
3. 3)MOS管的器件跨导会随着温度的升高而降低。1500C时器件的跨导值约等于250C时的一半。
二、 CMOS闩锁效应
当源/漏扩散区相对背栅正偏时，会向邻近器件的反偏结注入少子。相邻的NMOS和PMOS晶体管相互交换少子会引发CMOS闩锁效应。 少子保护环可以防止闩锁效应，但是在CMOS工艺中不易实现。
(A)
(B) k()2DSDgstDSVIVV
2k2DgstIV
第三节 N阱和P阱工艺
1. 使用P型外延层，必须加入深的轻掺杂N型扩散区用于制作PMOS晶体管(图A)；使用N型外延层，必须加入深的轻掺杂P型扩散区用于制作NMOS晶体管(图B)；这种深扩散区通常称为阱，N型的成为N阱，P型的成为P阱。
2. 有些工艺既包括N阱也包括P阱。在双阱工艺中，NMOS做在P阱中，而PMOS做在N阱中。
3. 与双阱工艺相比，单阱工艺简单且成本低，但亚微米工艺通常需要两种阱。 4. 由于某些原因，N阱工艺要优于P阱工艺。N阱工艺的衬底可以与公共地相相连，但P阱工艺的衬底必须与电源的最高位相连。P阱工艺不适用于多电源系统。
第四节 特殊结构MOS晶体管版图
一、自然晶体管的版图
采用NatVT的自然晶体管版图：
1. 理想情况下晶体管的阈值电压应该在0.6～0.8V之间。天然的或固有阈值电压取决于栅和背的掺杂及栅氧化层的厚度。自然NMOS的本征阈值通常恰好低于0.6V,而自然PMOS本征阈值的幅度恰好大于0.8V。 2. 通过对沟道的注入可以改变MOS晶体管的阈值电压。P型注入使阈值电压正向移动，N型注入使阈值电压负向移动。 3. 假如初始掺杂浓度选得合适的话，单独使用硼注入就可以调整两种类型晶体管的阈值电压。这种硼注入成为阈值调整注入，或者简称为阈值调整。进行了这种注入的晶体管称为调整晶体管，而那些没有进行注入的晶体管称为天然的或自然的晶体管。 4. 许多工艺都提供自然晶体管作为一个工艺选项，该选项需要一层单独的掩膜，正确的名称是阈值调整注入掩膜，但是更做的被称为固有Vt掩膜。与其相关的编码层也有多个名称，本书中称为NatVT。 5. NatVT的图形应该略微与沟道区交叠以防止对版误差和横向扩散。
二、按比例缩小的晶体管的版图
1. 按比例缩小定律分为两大类，在这两类中都假定宽度和长度要乘以一个比例因子S。
2. 随着晶体管尺寸越来越小，避免热载流子的产生和穿通击穿变得十分困难。 3. 晶体管尺寸的缩小实际上改善了它的性能。减小尺寸使得寄生电容变小，而开关速度变快。 4. 小尺寸晶体管不仅开关速度变快，而且翻转时的功耗降低。
5. 按比例缩小理论常用于转换现有的数字版图使之可采用更新的工艺实现。设计者只需简单的运行一个可把所有数据按特定比例缩小的程序，而不用辛苦地重新设计版图。这种类型的按比例缩小称为光学收缩（optical shrink），因为它与使用光学方法使用现有掩膜缩小的结果相同。 6. 光学收缩对所有尺寸的影响相同，但是有些尺寸比其他尺寸更难按比例缩小。选择性栅极尺寸收缩所带来的好处略小于完整的光学收缩。 7. 按比例缩小定律最早从数字工艺发展而来。CMOS逻辑电路按比例缩小后的结果与预期结果相同，但对于模拟电路或混合信号电路并非如此。
三、不同的结构的晶体管的版图
1. 图11.7（A）显示了一种由3个部分组成的晶体管版图，这些并行的叉指不仅使对宽长比的调整更加便利，而且由于相邻的部分共享源、漏叉指，从而节约了面积。相邻源/漏叉指的合并也使寄生结电容的减小达到50﹪。被分成偶数个部分的晶体管的源/漏叉指数目总是奇数（11.17B）
2. 不相同的宽度需要使用带有凹口的沟槽（图11.8），图中的晶体管M1和M2公用一个源区，故漏区叉指占据着阵列的两端。对于这种结构不能使用相邻的背栅接触孔，所以将背栅接触孔放置在与器件存在一定距离的位置。
3. CMOS版图使用了合并器件从而节约了面积且减小了电容。图11.19显示了一个简单的二输入与非门（NAND）的版图，并以此为例展示了许多常用的技术。
4. 有些设计中腰用到长沟道晶体管，这种器件最便捷的版图由放置在一块多晶硅板下的条状NMoat和PMoat组成。如果使用折叠形式的沟槽将得到非常简洁的版图（图11.20）。
5. MOS晶体管的漏区电容限制了其开关速度和频率响应。为了能够确实提高开关速度，就必须减小漏区电容与晶体管宽度之比CD/w。环形晶体管将提供最小的CD/w值，但会以增大源区电容为代价减小漏区电容。 6. 环形晶体管有两种基本类型：一种是采用正方形的栅极（见图11.21A），另一种是采用圆形的栅极（见图11.21B）。
三、 背栅接触晶体管的版图
1. 所有MOS晶体管都需要对背栅进行电连接，即使一般情况下没有电流流过这些连接。没有背栅接触孔或者背栅电阻过大的晶体管很容易发生闩锁效应。 2. 这种闩锁效应可以建立数学模型。假设测试电流IT流过MOS晶体管M1的源/漏结。为了防止M1和互补MOS晶体管M2之间发生闩锁效应，下面的不等式中至少应有一个成立： （11.14A） （11.14B） 3. NMOS的背栅必须连在低于或等于源极的电位上而PMOS的背栅必须连在大于或等于源极的电位上。在很多应用中都把背栅与源极相连，然而一些晶体管会工作在很难或无法区分源极和漏极的情况下，这时必须把背栅连到与源极不同的电位，并通过体效应提高阈值电压。
4. 多叉指的大晶体管需要把衬底接触孔做在其体内区，这通常可以通过该每隔一段距离放置一个贯穿晶体管的条状衬底接触孔实现（见图11.24A）。尽管这些叉指状衬底接触条缩短了与衬底接触孔之间的距离，但同时也显著增大了晶体管的面积。有些工艺语序另一种类型的衬底接触孔，由置于晶体管源区叉指内部小孔的小面积塞状背栅扩散区构成（11.24B）。
12211c12c211-1-122121211TBctrigIRV
第五节 浮栅晶体管及版图
浮栅由完全被氧化层包围的多晶硅组成，可以使用热载流子注入的方法向栅极中注入电荷，使晶体管从非导通状态转换到导通状态，对晶体管进行编程。载流子需要约3.2eV的能量越过氧化层－－硅界面，因此对浮栅器件进行行编程或者擦除需要产生能量大于3.2eV的载流子。 4种常用工艺可以产生所需的能量：1）加热；2）电离辐射；3）热载流子注入；4）Fowler-Nordheim隧穿。 1. 加热：把晶圆加热到4000C～5000C时，能产生少量的高能载流子，同时也会达到由于高温使得相对较少的电荷逐渐泄漏掉的目的。但最终得到的器件不能通过烘烤泄放电荷，因为高温会引起塑料的分解和加速金焊线与铝金属之间化合物的形成。 2. 电离辐射：电离辐射也能产生高能载流子。一种紫外线光子的能量大约为4.9eV，它能够在几分钟内把浮栅器件的信息擦除，但同时也会影响器件的正常工作。因此紫外线照射只能用来擦除未上电的器件。注意：模拟电路不采用紫外线擦除。 3. 热载流子注入：强电场也可以产生具有足够能量的热载流子。最早的EPROM通过源自雪崩击穿结的热载流子注入进行编程。这种EPROM中使用的浮栅器件称为浮栅雪崩注入金属氧化物半导体（FAMOS）晶体管。
FAMOS晶体管解剖图 4. Fowler-Nordheim隧穿：Fowler-Nordheim隧穿可向浮栅注入热电子，也可把热电子从浮栅中去除。浮栅隧穿氧化层（FOTOX
）晶体管就是利用此效应进行编程与擦除的，如下
图。
第六节 扩展电压晶体管及版图
一、 LDD与DDD晶体管
1. 所有的扩展电压晶体管都包含某种特殊的漏区结构，这种结构可以吸收一部分穿越沟道的电场，下图为饱和MOS管中穿过漏区端的横向电场强度曲线。
2. 漂移区的宽度决定了漏极耗尽区的宽度Xd。漂移区应该做得恰好足够宽以支持所期望的工作电压，但不能过宽。人们利用不同形式的自对准技术已经开发出几种可以控制漂移区宽度的器件结构。为了使交叠电容最小，漂移区应与掺杂漏区以及多晶硅栅自对准。下面为2种满足这些要求的结构：轻掺杂漏区（LDD）与双扩散漏区（DDD）。
3. 在许多需要LDD或者DDD NMOS晶体管的应用中仍使用普通的PMOS晶体管。
PMOS
