数字逻辑课程实验报告实验3
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数字逻辑课程实验报告
实验名称：用VHDL语言实现组合逻辑电路（2）
实验人姓名
学 号
班 级
石家庄经济学院信工学院
一、实验内容
用CASE语句实现全加器的设计
二、实验原理
1. 系统输入输出确定
输入：a,b,c 输出：count，sum
2. 真值表
a b c count sum
0 0 0 0 0
0 0 1 0
1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
3. VHDL程序源代码（可省略）
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY qjq IS
PORT (a,b,c: IN STD_LOGIC;
cout,sum: OUT STD_LOGIC);
END ENTITY qjq;
ARCHITECTURE fh1 OF qjq IS
SIGNAL abc:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
abc<=a&b&c;
PROCESS(abc)
BEGIN
CASE abc IS
WHEN "000" => cout<='0';sum<='0';
WHEN "001" => cout<='0';sum<='1';
WHEN "010" => cout<='0';sum<='1';
WHEN "011" => cout<='1';sum<='0';
WHEN "100" => cout<='0';sum<='1';
WHEN "101" => cout<='1';sum<='0';
WHEN "110" => cout<='1';sum<='0';
WHEN "111" => cout<='1';sum<='1';
WHEN OTHERS =>NULL;
END CASE;
END PROCESS;
END ARCHITECTURE fh1;
三、测试及分析
给出仿真波形
对实验结果进行分析，与理论结果是否一致
经检验，一致。
四、总结
本次试验在对波形图进行仿真时没有将simulation mode设置为functional，导致仿真一直不成功。我会继续减少类似此次错误的发生。
