SOPC BUILDER中IP构件的设计与实现概要

SoPC课程设计(报告）题目：串口通信控制学院：系部：专业：班级：学生姓名：指导教师：起止时间： 2014年6月16日——2014年6月27日1课程设计要求1.1 基本要求课程设计要求所有题目采用Quartus II 工具提供的图形输入或者VerilogHDL语言输入方式作为电路设计工具，在NiosII上采用C语言实现编程，自定向下正向设计方法，先设计硬件系统，再进行软件编程，能够生成正确的FPGA下载代码和NiosII执行的软件代码。

硬件功能仿真和时序仿真采用第三方工具（建议为：modelsim），综合与布局布线工具为：Quartus II，SOPC Builder建立软件运行环境，具体要求为：1）根据课设题目，进行总体设计方案（10分）；2）硬件电路顶层设计、模块划分、引脚定义（10分）；3）电路设计及NiosII设计，提交电路设计源代码或电路图（10分）；4）综合与布局布线，提交综合与布局布线报告（10分）；5）FPGA下载代码和引脚分布（10分）；6）软件总体设计及画出流程图（10分）；7）程序设计，提交程序代码（10分）；8）程序编译下载及仿真调试（10分）。

1.2 课程设计选题要求本次课程设计题目共12个，要求每个同学独立完成其中的一个，每个题目不超过3人。

题目要求独立完成，设计和报告如有雷同，将一个成绩平均分配雷同的同学。

1.3 时间、地点时间为每天14:00至20:00，地点在二号实验楼集成电路设计实验室。

1.4 课程设计纪律要求全勤且提交课程设计报告及心得体会者记20分，课程设计时间段内任意时间点名未到、迟到、玩游戏扣除：3分/次，6次及6次以上者课程设计成绩直接记：不及格。

2实验使用平台实验平台使用Altera的DE2开发板，开发工具使用Altera的Quartus II和Nios II IDE。

3课程设计过程及设计方案一、设计方案1、通过UART实现串口通信；（1） 建立UART IP 核；（2） 在软核中用结构体实现收发数据。

第四部分：SoPC技术基础北京理工大学雷达技术研究所陈禾SoPC技术概述{SoPC是SoCz SoPC是可编程片上系统（System onProgrammable Chip）,首先它是SoC，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。

z SoPC设计技术实际上涵盖了嵌入式系统设计技术的全部内容，除了以处理器和RTOS为中心的软件设计技术、以PCB和信号完整性分析为基础的高速电路设计技术以外，SoPC还涉及目前已引起普遍关注的软硬件协同设计技术。

SoPC是SoC设计方法的革命{以往的SoC设计依赖于固定的ASIC。

其设计方法通常采用全定制和半定制电路设计方法，开发周期变长，开发费用。

{SoC的设计往往会包含处理器模块，从而使其更加复杂。

如果包含多个处理器构成并行处理系统的话，复杂程度还会进一步增加。

这时，这些处理器的强大功能和高速运算将使得集成后的模块验证非常复杂。

此外，当SoC采用处理器后，嵌入式软件的设计也被集成到了SoC 的设计流程中，这就使得SoC的设计需要面临软件问题。

SoPC是SoC设计方法的革命{与ASIC比较起来，可编程逻辑器件(PLD)，尤其是平台级FPGA，设计起来灵活便捷，不仅性能、速度、连接具有优势，而且可以缩短上市时间。

现代平台级FPGA各自的优点，一般具备以下基本特征：z可以包含一个以上的嵌入式处理器IP核；z具有片内高速RAM资源和丰富的IP核资源可供灵活选择；z足够的片上可编程逻辑资源，可能还包含部分可编程模拟电路；z处理器调试接口和FPGA编程接口共用或并存；z单芯片、低功耗、微封装。

{在半导体领域中，FPGA呈现出一枝独秀的增长态势，越来越多地成为系统级芯片设计的首选。

SoPC的IP核资源{SoPC技术中以Nios和MicroBlaze为代表的RISC处理器软IP核、各种标准外设软硬IP核以及用户以HDL语言开发的逻辑部件可以最终综合到一片FPGA芯片中，实现真正的可编程片上系统。

Overview
The Programmable Solutions Company®
Devices
– Stratix® II™ – Cyclone™ II – Stratix GX – Stratix – Cyclone
Devices (continued)
– MAX® II – Mercury™ Devices – ACEX® Devices – FLEX® Devices – MAX Devices
……………………
…A…lte…ra…D…SP…B…ui…lder Fixed-Point Blockset DSP Blockset Communications Blockset SimPowerSystems Blockset Others
Matlab / Simulink Model Created with Altera DSP Builder Libraries
Design Flow with DSP Builder
(八步法)
What Is DSP Builder?
Links MATLAB/Simulink Design Environment to Quartus II Development Tool for Altera FPGAs Automatic HDL Code Generation from Simulink Model Generated by DSP Builder Libraries Generates Bit & Cycle Accurate Models for DSP Functions Automatic Generation of HDL Testbench Integrated Intellectual Property (IP) Library Support Enables Rapid Prototyping with Altera DSP Development Board Facilitates Integration of Complex DSP Functions

Keywords: SoPC; FP GA ; M V B; IEC61375
M V B( 多 功 能车 辆 总 线) 是 IEC61375-1 ( 1999) T CN ( 列车通信网络国际标准) 的推荐方 案, 他与 WT B( 绞 线式 列车总线) 构成的列车 通讯 总线具 有实 时性强、可靠性 高 的特点。列 车车 辆的 现 代化 的 发展 趋 势与 可 靠性、安 全 性、通讯实时性的 要求使 M VB 逐渐成 为下一代车辆 的通 讯总线标准。M VB 为快速 的过 程控制 优化 的总 线, 能 提 供最佳的响应速度, 是主要用于有互操 作性和互换性 要求 的互联设备之 间的 串 行数 据通 讯总 线, 适 合用 作 车辆 总 线, 对于固定编组的列车, M VB 也可以用作列车总线。
0~ 4)
端口的 逻辑地址
表 3 MVB IP 的设备寄存器定义
高 16 位 第 15 位
第 14 位 第 13 位 第 12 位
低 12 位 求
空
是否有消息 数据需要发送
设备 地址
M VB IP 共 有 3 个 外 部 引 脚, 分 别 为 T XD, T I 和 RXD。如图 1 所示, mvb txd_ from_th e_ avalon_mvb_ int f _0 [ 1. . 0 ] 为 输 出 信 号, 其 中 第 0 位 M V BT XD 信 号, 接 M AX485 的 T XD 管 脚; 第 1 位 经 过 非 门 反 向 后 接 M AX485 的 T I 管脚。mvbrxd_ to_ the_avalon_mvb_ int f _0 为输入信号, 接 M A X485 的 RXD 管 脚。在 FPGA 内 部还 设计了与 T raffic St ore DPRAM 接口的信号。