MOS晶体管基础PPT

B G
B
N沟道增强型MOSFET的符号
如左图所示。左面的一个衬底在内部
S
S
与源极相连，右面的一个没有连接，
使用时需要在外部连接。动画2-3
2 N沟道增强型MOSFET的工作原理
对N沟道增强型MOS场效应三极管的工作原理，分两个方面进展讨
论，一是栅源电压UGS对沟道会产生影响，二是漏源电压UDS也会对
2．漏源电压UDS的控制作用
设UGS＞UGS(th)，增加UDS，此时沟道的变化如下。
U DS
U G S＞ U G S (th )
ID
SG
预夹断
D
++ ++
S iO 2
N+
N+
P 型衬底
空穴 电子 正离子 负离子
显然漏源电压会对沟道产生影响，因 为源极和衬底相连接，所以参加UDS后， UDS将沿漏到源逐渐降落在沟道内，漏极 和衬底之间反偏最大，PN结的宽度最大。 所以参加UDS后，在漏源之间会形成一个 倾斜的PN结区，从而影响沟道的导电性。
I D/ m A
4 3 2 1
O 123
U th(on)
U DS 10V
4
U GS /V
N沟道增强型MOSFET的转移 特性曲线如左图所示，它是说明栅源
电压UGS对漏极电流ID的控制关系，
可用这个关系式来表达，这条特性曲 线称为转移特性曲线。
转移特性曲线的斜率gm反映了
栅源电压对漏极电流的控制作用。
当UGS=0时，对应的漏极电流用IDSS表示。当UGS＞0时，将使ID进 一步增加。UGS＜0时，随着UGS的减小漏极电流逐渐减小，直至ID=0。 对应ID=0的UGS称为夹断电压，用符号UGS(off)表示，有时也用UP表示。

预夹断点开始， ID基本不随VDS
极电流。
增加而变化。
.
18
增强型MOSFET的工作原理
.
19
MOSFET的特性曲线
1.漏极输出特性曲线
V V V
DS
GS T
.
20
2.转移特性曲线— VGS对ID的控制特性
ID=f(VGS)VDS=常数 转移特性曲线的斜 率 gm 的大小反映了栅 源电压对漏极电流的控 制作用。 其量纲为 mA/V，称gm为跨导。
VGD=VGS-VDS，比源端耗尽 层所受的反偏电压VGS 大,(如:VGS=-2V, VDS =3V, VP=-9V,则漏端耗尽层受反 偏当V电DS压继续为增-5加V时，，源预端夹耗断尽点向层
受源极反方偏向电伸压长为为预-2夹V断),使区靠。由近于
漏预夹端断的区耗电尽阻层很比大，源使端主厚要，VD沟S 道降落比在源该端区窄，，由此故产VD生S对的强沟电道场
用途：做无触点的、 接通状态的电子开关。
条件：整个沟道都夹断
V V
GS
P
击穿区
当漏源电压增大到
V V 时，漏端PN结
DS
(BR)DS
发生雪崩击穿，使iD 剧增的区域。其值一般为
（20— 50）V之间。由于VGD=VGS-VDS, 故vGS越负，
对应的VP就越小。管子不能在. 击穿区工作。
9
i ②转移特性曲线 Df(VGS)VDSC
输入电压VGS对输出漏极电流ID的控制
iD / v G Q S d D /d iG Q v S g m m s
.
10
结型场效应管的特性小结
N 沟 道 耗
结尽 型型
场
效P 应沟 管道

MOS晶体管MOS晶体管来自EEWiki.目录• 1 MOS晶体管• 2 MOSFET的结构• 3 MOS管的模型• 4 工作特点• 5 MOS管的开通过程•6MOS晶体管的最高工作频率•7MOS晶体管的跨导gm•8 MOS管的阈值电压•9 阈值电压的影响因素•10MOS晶体管的平方律转移特性•11MOS晶体管的衬底偏置效应MOS晶体管金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。

MOS管构成的集成电路称为MOS集成电路，而PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC。

MOSFET的结构MOSFET是Metal-Oxide-Silicon Field Effect Transistor的英文缩写，平面型器件结构，按照导电沟道的不同可以分为NMOS和PMOS器件。

MOS器件基于表面感应的原理，是利用垂直的栅压VGS 实现对水平IDS的控制。

它是多子（多数载流子）器件。

用跨导描述其放大能力。

MOSFET晶体管的截面图如图1所示在图中，S＝Source，G=Gate,D=Drain。

NMOS和PMOS在结构上完全相像，所不同的是衬底和源漏的掺杂类型。

简单地说，NMOS是在P型硅的衬底上，通过选择掺杂形成N型的掺杂区，作为NMOS的源漏区；PMOS是在N型硅的衬底上，通过选择掺杂形成P型的掺杂区，作为PMOS的源漏区。

如图所示，两块源漏掺杂区之间的距离称为沟道长度L，而垂直于沟道长度的有效源漏区尺寸称为沟道宽度W。

对于这种简单的结构，器件源漏是完全对称的，只有在应用中根据源漏电流的流向才能最后确认具体的源和漏。

器件的栅电极是具有一定电阻率的多晶硅材料，这也是硅栅MOS 器件的命名根据。

在多晶硅栅与衬底之间是一层很薄的优质二氧化硅，它是绝缘介质，用于绝缘两个导电层：多晶硅栅和硅衬底，从结构上看，多晶硅栅-二氧化硅介质-掺杂硅衬底(Poly-Si--SiO2--Si)形成了一个典型的平板电容器，通过对栅电极施加一定极性的电荷，就必然地在硅衬底上感应等量的异种电荷。

+
n VGS Vtn 2 2
当VDS逐渐增大时，在栅靠近漏端的沟道 区，出现沟道夹短点，且夹短点缓慢向 源方向移动。 截止区：VGS < Vtn， IDS = 0
VGS - VT
n+
饱和区的NMOS管
NMOS I-V CHARACTERISTIC ID 线形区 饱和区 VGS = 3 V VDS = VGS - Vtn VGS = 2 V
VGS > VTH(n)
- +
gate drain metal n-type + + + _ _
source metal n-type + + + _ _
metal oxide insulator ee_ e _e_ e _ _
p-type
h
h
h
h
h
h
metal
h
h
h
h
当电压VGS较大，大于阈值电压VTH(n), 电子被吸附到栅 级附近，并在栅下产生沟道(channel)，但这时漏源之间 仍然没有电流。
3.3 信号传输延迟
数字电路的延迟时间由两个部分组成： 门级延迟：信号从逻辑门的输入到输出的延迟 时间，是基本元件的重要参数。 连线延迟：由集成电路内部门与门之间的分布 参数引起的延时。 当特征尺寸不断减小时，逻辑门的延时不断减少， 连线延迟所占的比重日益加大。在亚微米工艺下， 连线延迟占据主要地位。
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3.3.1 CMOS反相器延迟时间
上升时间tr：信号波形从稳态逻辑“1”电平的10%上升 到90%所需的时间，即10%VDD到90%VDD的时间。 下降时tf：信号波形从稳态逻辑“1”电平的90%下降到 10%所需的时间，即从90%VDD到10%VDD的时间 延迟时间td：输入电压变化到50%VDD的时刻到输出电 压变化到50%时刻之间的时间差值，延迟时间可看作 信号从输入到输出的逻辑转移时间。