实验四计数器电路设计实验四、计数器电路的设计一、实验目的1、掌握计数器电路的设计方法；2、进一步掌握电路的设计、编译、仿真和下载测试的方法。
二、实验要求1、基本要求1)设计一个具有异步复位和同步使能的4位二进制加法计数器2)设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器3)设计一个具有异步复位和同步使能的BCD码加法计数电路，2、扩展要求1）设计一个具有异步复位和同步使能的六十进制加法计数电路2）设计一个具有异步复位和同步使能的二十四进制加法计数电路三、实验原理四、实验内容及步骤1、建立一个工程项目，路径如：D:\A0512301\forth，项目名和顶层实体名为count。
2、设计一个具有异步复位和同步使能的4位二进制计数器，并进行编译仿真与下载测试；3、设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器，并进行编译仿真与下载测试；4、设计一个具有异步复位和同步使能的十进制加法计数电路，并进行编译仿真与下载测试；五、参考程序1、四位加法计数器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY CNT4 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ;END ;ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ;END IF;END PROCESS ;Q <= Q1 ;END bhv;2、异步复位，同步使能十进制加法计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT16;ARCHITECTURE behav OF CNT16 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） CQI := CQI + 1;END IF;END IF;IF CQI = 15 THEN COUT <= '1'; --计数大于9，输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;END behav;3、8位二进制加减计数器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY updowncnt8 ISPORT(clr,clk,ena,load,updown:IN STD_LOGIC；d:IN INTEGER RANGE 0 TO 255；cout:OUT STD_LOGIC；q:BUFFER INTEGER RANGE 0 TO 255)；END updowncnt8；ARCHITECTURE one OF updowncnt8 ISBEGINPROCESS(clk，ena，clr，d，load，updown)BEGINIF CLR='0' THEN q <= 0；ELSIF clk'EVENT AND clk='1' THENIF load = '1' THEN q <= d；ELSIF ena='1' THENIF updown = '0' THEN q <= q+1；IF q = 255 THEN COUT <= '1'；END IF；ELSE q <= q-1；IF q = 0 THEN COUT <= '1'；END IF；END IF；END IF；END IF；END PROCESS；END one；六、实验报告根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
实验计数、译码和显示电路一、实验目的：1. 掌握二进制加减计数器的工作原理。
2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使用方法。
二、实验准备：1.计数：计数是一种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中图3.11.2另外一种可预计的十进制加减可逆计数器CD4510，用途也非常广，其引脚排列如图3.11.3所示，其中，E P 为预计计数使能端，in C 为进位输入端，1P ~4P 为预计的输入端，out C 为进位输出端，U /D 为加减控制端，R 为复位端，CD4510输入、输出间的逻辑功能如表所示。
表3.11.2：。
2. 译码与显示：十进制计数器的输出经译码后驱动数码管，可以显示0~9十个数字，CD4511是BCD~7段译码驱动集成电路，其引脚排列如图3.11.4所示。
LT 为试灯输入，BI 为消隐输入，LE 为锁定允许输入，A 、B 、C 、D 为BCD 码输入，a~g 为七段译码。
CD4511的逻辑功能如表所示。
LED 数码管是常用的数字显示器，分共阴和共阳两种，BS112201是共阴的磷化镓数码管，其外形和内部结构如图3.11.5所示。
图3.11.5三、计算机仿真实验内容：1. 计数10的电路：(1).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“CMOS”按钮，从弹出的对话框“Family”栏中选“CMOS_10V”，再在“Component”栏中选取4093BD和4017BD各一只，如图3.11.6所示，将它们放置在电子平台上。
图3.11.6(2).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“Source”按钮，从弹出的对话框“Family”栏中选“POWER_SOURCES”，再在“Component”栏中选取“VDD”和地线，将它们调出放置在电子平台上。
(3). 双击“VDD”图标，将弹出如图3.11.7所示对话框，将“V oltage”栏改成“10”V，再点击下方“确定”按钮退出。
同步与异步计数器的设计与分析计数器是数字电路中常用的模块之一，用于计数和记录特定事件发生的次数。
其中，同步计数器和异步计数器是两种常见的设计方法。
本文将对同步与异步计数器的设计原理与分析进行介绍。
一、同步计数器的设计与分析同步计数器是一种基于时钟信号的计数器，它的输入和输出在时钟边沿进行同步。
以下是同步计数器的设计步骤：1. 确定计数器的位数和计数范围：根据实际需求确定所需计数器的位数和计数范围，例如一个4位二进制计数器可以计数0~15。
2. 设计计数器的状态转移表：根据计数器的位数和计数范围，设计计数器的状态转移表。
以4位二进制计数器为例，其状态转移表如下：当前状态(Q) 输入(D) 下一个状态(Q+1)0000 0 00010001 0 00100010 0 00110011 0 0100...1101 0 11101110 0 11111111 0 00003. 实现计数器的状态转移方程：根据状态转移表，可以得到计数器的状态转移方程。
以4位二进制计数器为例，其状态转移方程如下： Q0+ = Q0' + Q1' + Q2' + Q3'Q1+ = Q1' + Q2' + Q3'Q2+ = Q2' + Q3'Q3+ = Q3' + 1其中，Q0~Q3表示当前状态的各个位，Q0+~Q3+表示下一个状态的各个位。
4. 实现计数器的逻辑电路图：根据状态转移方程，可以设计计数器的逻辑电路图。
以4位二进制计数器为例，其逻辑电路图如下： Q0+ = Q0' + Q1' + Q2' + Q3'Q1+ = Q1' + Q2' + Q3'Q2+ = Q2' + Q3'Q3+ = Q3' + 15. 分析同步计数器的特性：对于同步计数器，由于输入和输出在时钟边沿同步，因此具有较低的时序延迟和较高的稳定性。
