叶电子技术应用曳2019年第45卷第7期欢迎网上投稿0引言
在现代的大规模ASIC设计中袁常常涉及多时钟系统
控制方式袁这样就会产生不同时钟域数据传输的问题遥
比较好的解决方案就是使用异步FIFO(FirstInFirstOut)
来实现不同时钟域数据传输的缓冲[1-2]遥这是因为袁异步
FIFO只按指针的递增顺序写入数据袁并以同样的顺序读
出数据袁不需要外部读写地址线袁使用起来非常简单袁这
样既可以使相异时钟域数据传输的时序要求变得宽松袁
也提高了它们之间的传输效率遥因此袁异步FIFO在网络
通信和数字信息处理等领域都有着广泛的应用[3-6]遥而
高性能异步FIFO的研究也就成为了大规模集成电路设
计领域的研究热点之一袁并取得了很多研究成果[7-10]遥
例如袁文献[7]中袁采取了比较同步指针的方法来降低亚稳态出现的可能袁这样做确实保证了比较时两个指
针都是同步的袁但是在进行大容量FIFO设计时袁读尧写
指针的位数很多袁同步模块会使用大量的寄存器袁这样
会大大增加设计成本袁降低工作效率遥而且该论文提到
的设计方案在进行空满判断时袁增加了一个地址位来标
识读写指针的相对位置袁这样做不仅占用了过多的逻辑
资源袁还降低了FIFO控制系统的可移植性遥文献[8]中
提到了一种通过判断格雷码前两位来划分存储区间袁进
而判断空满的方法袁但是由于这种判断区间的划分方式
是通过硬件的形式实现的袁可编程性不好遥本设计为了
满足一款国产FPGA的芯片设计需求袁在保证高可靠性
的前提下袁进一步增强了异步FIFO的可编程性袁提出了
一种基于格雷码的尧可以对近空满示警阈值进行编程的
异步FIFO袁并且结合异步指针比较的方法提出了一种
新的空满判断标准袁进而提高了电路的工作速度和效率袁鄢基金项目院辽宁省教育厅研究生教育教学改革联合培养项目渊辽教函[2017]24号冤一种高可靠性高速可编程异步FIFO的设计鄢
牛博袁赵宏亮渊辽宁大学物理学院袁辽宁沈阳110036冤
叶电子技术应用曳2021年第47卷第2期要0引言
随着人工智能的快速发展袁卷积神经网络越来越受
到人们的关注遥由于它的高适应性和出色的识别能力袁它已被广泛应用于分类和识别尧目标检测尧目标跟踪等领域[1]遥与传统算法相比袁CNN的计算复杂度要高得多袁
并且通用CPU不再能够满足计算需求遥目前袁主要解决
方案是使用GPU进行CNN计算遥尽管GPU在并行计算中具有自然优势袁但在成本和功耗方面存在很大的缺点遥
卷积神经网络推理过程的实现占用空间大袁计算能耗大[2]袁
无法满足终端系统的CNN计算要求遥FPGA具有强大的
并行处理功能袁灵活的可配置功能以及超低功耗袁使其成为CNN实现平台的理想选择遥FPGA的可重配置特性适合于变化的神经网络网络结构遥因此袁许多研究人员已经研究了使用FPGA实现CNN加速的方法[3]遥本文参
考了Google提出的轻量级网络MobileNet结构[4]袁并通过
并行处理和流水线结构在FPGA上设计了高速CNN系
统袁并将其与CPU和GPU的实现进行了比较遥1卷积神经网络加速器的设计研究
1.1卷积神经网络的介绍
在深度学习领域中袁卷积神经网络占有着非常重要的地位袁它的图像识别准确率接近甚至高于人类的识别水平遥卷积神经网络是同时具有层次结构性和局部连通
性的人工神经网络[5]遥卷积神经网络的结构都是类似
的袁它们采用前向网络模型结构袁节点使用神经元来实
现分层连接遥并且袁相邻层之间的节点是在局部区域内相连接袁同一层中的一些神经元节点之间是共享连接权基于FPGA的卷积神经网络并行加速器设计
王婷袁陈斌岳袁张福海(南开大学电子信息与光学工程学院袁天津300350)
摘要院近年来袁卷积神经网络在许多领域中发挥着越来越重要的作用袁然而功耗和速度是限制其应用的主要因素遥
为了克服其限制因素,设计一种基于FPGA平台的卷积神经网络并行加速器袁以Ultra96-V2为实验开发平台袁而且卷积神经网络计算IP核的设计实现采用了高级设计综合工具袁使用Vivado开发工具完成了基于FPGA的卷积神经网络加速器系统设计实现遥通过对GPU和CPU识别率的对比实验袁基于FPGA优化设计的卷积神经网络处理一张
2016.18设计与研发
6一种基于FPGA的RS编译码器设计与实现
张鹏泉,曹晓冬,范玉进,褚孝鹏,刘 博
（天津光电集团公司,300211）
摘要：RS码是线性分组码中具有很强纠错能力的多进制BCH码，其在纠正随机错误和突发错误方面非常有效，因此被广泛
应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路，包含RS编码器、Horner准则
的伴随式计算、BM算法、Chien搜索等模块，以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真，结果与
Matlab得到的理论结果一致。该方法适用于任意长度的RS编码，有着重要的应用价值。
关键词：Reed-Solomon码；伽罗华域；BM算法；Chien搜索
Design and implementation of a RS encoder and decoder based on
FPGA
Zhang Pengquan,Cao Xiaodong,Fan Yujin,Zhu Xiaopeng,Liu Bo
（Tianjin photoelectric group company 300211）
Abstract：RS code is a linear block code with a strong error correction ability of the multi band BCH code,
which is very effective in correcting random errors and burst errors,so it is widely used in communication
and data storage systems. In this paper, the results are consistent with a theory to achieve low complexity
基于射频收发芯片的jesd204c链路层设计
英文版
Design of JESD204C Link Layer Based on RF Transceiver Chip
Abstract:
This article presents the design of a JESD204C link layer
based on an RF transceiver chip. The JESD204C standard is
widely used in high-speed data converters, enabling efficient
data transmission between converters and FPGA/ASIC-based
processing units. This design focuses on the implementation of
the link layer, which ensures reliable and high-speed data
communication.
Introduction:
With the ever-increasing demand for high-speed data
transmission in modern electronic systems, standards like
JESD204C have become crucial. JESD204C, a standard for high-speed digital interfaces, provides a scalable and flexible
mechanism for data converters to interface with processing units. This article details the design considerations and
