EDA技术 第07讲 VHDL04 并行语句2

eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。

2、asic的中文含义是：________。

3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。

4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。

6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。

7、可编程逻辑器件按规模的大小一般分为________和_________。

8、低密度可编程逻辑器件的主要有________和_________。

9、gal器件________取代全部pal器件。

10、pal器件只能________次编程。

11、gal器件能________次编程。

12、gal器件________取代ttl器件。

13、gal器件采用________擦除。

14、pal和gal器件________在系统编程。

15、pal和gal器件需要使用________编程。

二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT( input:IN STD_LOGIC_VECTOR(3 DOWNTO 0); en:IN STD_LOGIC_VECTOR(1 DOWNTO 0); y:OUT STD_LOGIC); END mux4; ARCHITECTURE aa OF mux4 IS BEGIN PROCESS(input,en) BEGIN IF (en="00") THEN y<=input(0); ELSIF (en="01") THEN y<=input(1); 例2（例5-9）四选一数据选择器 ELSIF (en="10") THEN y<=input(2); ELSE y<=input(3); END IF; END PROCESS; END aa;
例程：
PROCESS(clk) BEGIN IF clk’event and clk=‘1’ THEN q<=d; qb<=NOT d; END IF; END PROCESS;
(2)用作选择控制时的IF语句书写格式为 IF （条件） THEN 顺序处理语句1； ELSE 顺序处理语句2； END IF；
语法说明：
时钟沿的VHDL描述方法总结（3种）： 上升沿描述1： clk’event and clk=‘1’ ; 下降沿描述1： clk’event and clk=‘0’ ;
上升沿描述2：
clk='1' AND clk'EVENT AND clk'LAST_VALUE='0‘ 下降沿描述2： clk=‘0' AND clk'EVENT AND clk'LAST_VALUE=‘1‘

HYIT
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类属参数说明
格式如下：
GENERIC([CONSTANT]参数名：数据类型[：=静态表达式]，
……);
为实体指定参数，如定义端口宽度、器件延时参数等
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ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(width 类属参量 DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); co: OUT std_logic); END black_box;
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VHDL的优点
用于设计复杂的、多层次的设计。支持设计库和设计
的重复使用。 与硬件独立，一个设计可用于不同的硬件结构，而且 设计时不必了解过多的硬件细节。设计者可以专心致力 于其功能的实现。 有丰富的软件支持VHDL的综合和仿真，从而能在设计 阶段就能发现设计中的Bug，缩短设计时间，降低成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。
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时序仿真与功能仿真
功能仿真
是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。
时序仿真
就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。
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(IEEE) Institute of Electrical and Electronics Engineers 美国电气和电子工程师协会 7

时序逻辑Sequential Logic
– 输出是输入和电路原状态共同决定的函数 – 包含寄存器
• 如状态机. State Machine，计数器 Counters, • 移位寄存器Shift Register， 控制器Controllers
输出取决于 输入和现态
Register is used to hold the previous value
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学习 VHDL 要学习
组合逻辑 Combinatorial Logic 时序逻辑 Sequential Logic
并行语句 Concurrent Statement 顺序语句 Process Statement
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q1 <= d1;
end if;
end process;
end test1_body;
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两个PROCESS并发执行
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How to ... ?
组合逻辑Combinational Logic能被下面语句实现
begin
if (clk’event and clk = ‘1’) then
q1 <= d1; end if; end process;
在PROCESS中 代码顺序执行
Process (clk, d2)
begin
if (clk’event and clk= ‘1’) then
q2 <= d2;
end if;
end process;
end test1_body;