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电平

 概述 作为壹个硬件设计工程师，了解我们当下常用器件的输入输出电平关联的知识是十分必要的。 主要分为俩大类，单端电平和双端电平。 双端电平常用于传输高速信号的场合，以差分的形式于俩条传输线上传送。 单端电平常用于普通的信号线，壹般速率不太高（通常指低于100MHz的传输速率）。 对于双端电平，我们着重将于高速信号以及电平匹配的时候再作详细说明，这里先讨论单端的电平。 单端的电平有很多种如：TTL、CMOS、LVTTL、LVCMOS、RS232、GTL、GTL+、HSTL、OC门、OD门等等。 目前常用的单端电平主要有俩种：TTL电平和CMOS电平。他们的门电路原理十分相似，不同的就是TTL是由三极晶体管构成的逻辑门，而CMOS则是由场效应管构成。也正是因为构造上的这些差异，使得它们的高电平，低电平，以及判决电压均有不同。 图1图2 图1、图2是这俩种电平的输出门的简单模型，上下二个门轮流打开，输出高低电平。根据供电的不同，通常有5V和3.3V二种。 由于5V供电的芯片功耗较大，速度相对3.3V的较慢，因此目前常用的均是3.3V供电的LVTTL以及LVCMOS电平，5V的器件已经很少使用了。可是为了相互的兼容，当下的芯片生产厂家的3.3V器件壹般均能容忍5V的输入电压（壹般情况下，芯片的数据手册会说明该芯片的输入管脚是否能容忍5V的输入）。我们平时说的TTL以及CMOS电平，壹般就是指3.3V供电的LVTTL和LVCMOS电平。不作特殊解释。 图3说明了为什么3.3V的器件的速度能够比5V得快。 图3 因为器件的上升下降斜率（dv/dt）是由工艺水平决定的，不可能随心所欲地增大，于相同的dv/dt的条件下，3v3的电平因为摆幅比5v的电平来得小，所之上升/下降所需要的时间就比较小，所能达到的最大频率就比较高。 顺便提壹下：大规模集成芯片为了降低功耗，往往采用I/O管脚为3V3/5V，而内核的采用低电压供电（如2.5V/1.8V/1.5V等）的方式，通过这种方式来降低芯片本身的功耗，从而缓解散热问题。

 电平驱动 对于管脚的驱动能力，主要从电流驱动和电压驱动俩个方面去考虑。 从电流角度来说，输出管脚仍分为高电平驱动能力（Ioh）以及低电平驱动能力（Iol）。大多数器件来说，它们的输出管脚均是低电平驱动能力大于高电平驱动能力（于信号质量的测试过程中，我们往往会发现信号波形的下冲比上冲来得大的原因所于）。 Ioh/Iol这二个指标壹般芯片资料上均会有，可是我们平时且不是很关注这个指标，因为于大部分的情况下，Ioh/Iol的值壹般于mA级别，而输入管脚需要的的电流壹般于uA，甚至nA级别，所以静态驱动能力壹般情况下均没有问题，也就是壹个输出门能够驱动很多个输入门。 可是于壹些特殊的情况下，我们仍是需要关注这些指标，如： a、 需要大电流驱动的电路（如驱动继电器），那么我们就必须关注这个指标，如果输出门的驱动能力不足，可能无法提供足够的电流，也可能导致高电平高不上去，低电平低不下来的现象，甚至导致输出门的损坏。 b、 仍有，如果输入门对信号的上升沿和下降沿的速度（斜率）有要求的情况下，我们就必须考虑壹个输出门能否带动很多个输入门。因为每壹个输入门均会有壹个等效的输入电容Cp，如果带的门比较多，则总的Cp就比较大，最终导致信号上升沿和下降沿的比较缓。这就是为什么对于信号频率比较高的情况下，壹个输出门且不能带很多个输入门的原因之壹（当然，仍有其他原因，如下文将会说的反射问题）。 补充说明几点： a、 输入门的等效输入电容Cp：壹般情况下这个寄生电容比较小，壹般是pF级别的，壹个管脚支持的速率越高，那么它的Cp就必须做得越小，这就是壹个管脚的速度不能随心所欲做得很高的原因之壹，因为寄生电容不可能无限小。同时，Cp越小，那么抗静电的能力就越弱（当然，目前芯片的抗静电且非完全靠Cp，仍有壹些防静电电路）。 b、 从门的结构来说，高电平驱动的时候，连接VCC的晶体管/MOS管导通，如果于输出管脚短路到GND上，会产生从VCC到GND的大电流，可能将芯片烧坏，所以，芯片实现的时候晶体管的集电极接壹个有源电阻，起到抑制电流的作用，当然连接到GND的晶体管的也采取了类似的措施，以保证不会因为电流过大而烧坏芯片。 从电压驱动的角度来说，壹个输出门也有二个指标：Voh、Vol，它们决定了这个门输出的高电平和低电平的范围。这二个指标壹般情况下我们会和输入门判决电平（Vil、Vih、Vt）这三个指标来壹起判断这个输出门和输入门能否对接。

 输入判决 对于输入门来说，无论是三极管仍是MOS管，原理也基本壹致。均是根据输入电平的高低，来切换输入晶体管的导通和截止。而三极管基极（场效应管的栅极）电流均是非常小的，于uA甚至是nA级别，因此，基本上很少考虑驱动电流的问题（即Iil、Iih），只判断输入电压能否满足输入门的判决门限。即：Vil、Vih、Vt 输入门要解决的壹个关键问题就是电平的判决。即输入信号的电平上升/下降到多少的时候，芯片内部逻辑就能够稳定地判断为“0”或者“1”， Vil：输入电平低于Vil，则内部逻辑就能稳定判断为“0”电平。 Vt：输入电平低于Vt，则信号被判断为“0”的概率比较高，如果输入电平高于Vt，则信号被判断为“1”的概率比较高。 Vih：输入电平高于Vih，则信号能被稳定判断为“1”。 可见，当输入信号电平于Vil和Vih之间的时候，存于不确定性。 如果壹个输入信号于上升/或者下降沿存于台阶（即不单调）且且这个台阶出当下Vt附近，那么内部逻辑可能出现多壹个毛刺的现象，如图5所示。 如果壹个输入信号是单调上升/下降的话，芯片内部逻辑不会出现毛刺。 图5 如果出现台阶的信号于芯片内部做为D触发器的锁存或者时钟信号的话，那么出错就无法避免了。这是壹种致命问题，务必解决。 如果该信号是壹个数据线，虽然不存于锁存错误数据或者节拍出错的问题，可是会影响建立时间或者保持时间，因为数据稳定的时间段减少。对于频率比较低的信号，台阶导致的建立/保持时间缩短且不明显，可是对于77M之上的信号来说就要引起足够的重视了。 至于台阶形成的原因，以及如何消除台阶等问题，我们将于讲述传输线匹配时再作详细说明。 关于常用的TTL和CMOS器件的Voh、Vol、Vt的数值，由下表给出。需要注意的是：这里给出的是通用的壹下器件的特性，不代表所有的器件，具体用到的芯片要根据芯片资料来作出判断。 比较项目 GND VOL VIL Vt VIH VOH Vcc 5VCMOS 0 0.5 1.5 2.5 3.5 4.44 5 5VTTL 0 0.4 0.8 1.5 2 2.4 5 3.3VTTL，LVC，ALVT等 0 0.4 0.8 1.5 2 2.4 3.3

这里仍有壹点说明：当台阶出当下限定值以外（Vol～Voh之外），那么这个台阶应该算是安全的，例如，Vih－Vt＝2－1.5=0.5V,也就是说，干扰要大于0.5V才可能造成误判（如果存于这么大的干扰，就务必解决干扰问题）。可是如果台阶虽然不于Vt附近，可是于Vol～Voh之内，那么这个台阶将会比较有威胁性，因为即使平时不会出现毛刺，可是壹旦有干扰叠加，就台阶完全可能出当下Vt附近，那么毛刺总是有可能出现的。

 时序 平时我们测试信号质量的时候，仍有壹个很重要的项目，那就是测试时序，也就是信号的建立/保持时间。 我们分二种情况来探讨时序问题。 1、 芯片外部的时序问题 图6 图6是芯片内部D触发器对接的示意图。它的工作原理是利用D触发器的输出数据总会比时钟总有壹个delay，于加上数据走的壹般是普通的线，而时钟壹般走的是快速的线（如全局时钟线、长线等），这就保证了数据只能比时钟落后，不可能超前，就是利用这个delay做为数据的保持时间。（这种上升沿打出、上升沿接收方式于芯片内部经常采用） 需要注意的是： a、 如果不能保证时钟比数据快，这种方式是不能正常工作的。 b、 如果时钟虽然是同源的，可是不是同壹个时钟（即时钟虽然同频，可是不能保证同完全相位，如经过的路径不同），上面这种方式也是不壹定正常工作的。 图7 2、 芯片和芯片之间的时序问题 图8 图7是芯片和芯片之间时序时序模型图，由于时钟和数据之间存于不同的delay，所以无法保证时钟比数据壹定超前，那么采用上升沿打出，上升沿接收的方式，就不壹定可靠。具体仍得分析芯片资料和实测来判断。 于实测的过程中我们认为，较好的时序关系应当是时钟采样点的位置应当于数据中间偏后的位置，因为壹般情况下，芯片要求的建立时间比保持时间来得长，所以于能满足芯片资料上要求的建立时间和保持时间的前提下，我们尽量让建立时间比较充裕（这是壹个壹般的原则，非绝对）。 如下图情况，没有壹个沿于数据的正中间，如果上升沿采样和下降沿采样建立时间和保持时间均能满足要求，且且有壹定的余量，那么我们会更趋向于选择下降沿采样（建立时间比较长的那壹种）。 图9