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基于FPGA小数分频频率合成器的设计

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119２００８年第９期技术创新

基于ＦＰＧＡ小数分频频率合成器的设计

张横云

（四川科技职工大学计算机系）

摘要

关键词本文介绍了小数分频频率合成器的原理，在此基础上提出了一种改进的基于ＦＰＧＡ小数分频器的分频原理算法及电路设

计。

频率合成器小数分频现场可编程门阵列

在许多应用中，要求频率合成器具有很高的频率分辨率，但当频

率步级变小时，输出频率与输入参考频率之间的分频比（输入频率

：输出频率）就会增大，相位噪声也会随之变大。小数分频的最大特

点是在不降低基准频率（输入参考频率）的情况下提高频率分辨率

（分辨力），解决了转换速率和频率分辨率之间的矛盾。在本文中对

小数分频（Ｆ－ＮＰＬＬ）的理论进行了深入研究，得出了一种改进的小数分频频率合成理论算法。这种改进的小数分频技术使频率合成器输出脉冲可能引起的最大时偏从原有小数分频理论的一个基准时钟降低到０．５，从而使频率合成器具有更小的相位噪声、更均匀的脉冲分布、输出瞬时频率更精确等特点。在现代电子学的各个领域，常常需要高精度且频率可方便调节的信号源。尤其是随着通信事业的发展，频道的分布日趋密集，要求有高精度、高稳定度的通信频率。用常规的信号发生器无法满足要求。为解决这个难题，人们提出频率合成器的方案。频率合成是指对一个高精度高稳定度的标准信号频率，经过一系列运算，产生有相同稳定度和精确度的大量离散频率的技术。在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，得到所需的频率。小数分频原理如下：假设输入时钟的频率为ｆｘ，输出频率为ｆｏ，则：其中其中ｍ是

的整数部分，ａ是

的小数部分。

为了实现ｋ

分频，可以对

进行ｐ次ｍ分频和ｑ次ｍ＋ｌ分频，并且满足下面关系：

即

整理后得：

如

果

要

由

３８．８８Ｍ得

到

２．０４８Ｍ时

钟

，

则

将

ｆｏ＝３８．８８ＭＨｚ，

ｆｘ＝２．０４８ＭＨｚ代

入

上

式

计

算

得

到

：

ｍ＝

１８

，

ｐ＝１，

ｑ＝６３，

即

对

３８．８８ＭＨｚ进行１次１８分频和６３次１９分频就能得到２．０４８ＭＨｚ时钟。

参阅图１，常用的小数分频是根据上述小数分频原理，将频率为

ｆｏ的时钟ｐ次ｍ分频、ｑ次ｍ＋１分频后间插得到需要的小数分频时钟，

其频率为ｆｘ。小数值ａ以２或１０进制数写入寄存器Ｆ，经基准振荡器输

出基准频率ｆｘ的作用下，寄存器Ｆ的存数与相位累加器的存数在十进

制全加器中累加。

从小数分频的基本原理可见，当小数分频器进行ｍ次分频时，相

位产生超前，当超前相位累加到２

时，由ｍ＋１次分频进行相位滞后补

偿。因此，形成的输出脉冲可能引起的最大时偏为一个基准时钟

，

因此相位噪声较大，在一些对频率分辩率要求较高的技术领域难以适

应。

在原有小数分频频率合成器基础上做了改进，形成了一种新的脉

冲分布更均匀，与要求脉冲最大时偏更小的分频电路。其基本结构如

图２所示：

现在来分析一下这种电路的基本原理。为不失一般性，令

其中

为系统时钟，ｍ为小数分频的整数部分，ａ为小数部分，

和

为实际产生的分频脉冲周期。这样，实际的脉冲

与要求的脉冲时间偏差有两种可能：

或

。同

基本小数分频一样，首先将碎片ａ［如（１）式］存入寄存器Ｆ中，与相

位累加器中的基数在十进制全加器中相加，并将相加的结果作为相位

累加器的基数，如果相加的结果大于０．５，比较器输出１，在输出１的

上升沿，删除一个

，相当于做Ｎ＋１分频；其它情况都做Ｎ分频。电

路的有效性同基本Ｆ－ＮＰＬＬ一样，利用Ｍ个

与一个

（

）

或一个与Ｍ个（０．５＜ａ＜１）组合的均值来实现小数分频。在基本Ｆ－

ＮＰＬＬ电路中将在负偏差接近

时用一个

来消除。实际上，

与

的组合可以实现偏差小于等于０．５

的最优效果。

分两种情况讨论如下：

（１）当

时，如图２设由Ｍ个

与一个

组合产生的

最优时偏可表示为：

联立求解式（２）式、（３）式得：

由于

，式（４）中Ｍ是存在的。

（２）当

，如图２设由一个

与Ｍ个

组合产生的最

优时偏表示为：

解（５）式得：

由于（０．５＜ａ＜１）即０＜１－ａ

＜０．５，故（６）式中Ｍ也是存在的。可

见，限定最大时偏小于等于０．５

是可行的。

考虑到小数分频通过两种近似的脉冲组合来实现，当以ｍ分频输

出一个脉冲时，产生的超前相位差可表示为：

以ｍ＋１分频输出一个脉冲时，产生的滞后相位差可表示为：

则ｍ分频和ｍ＋１分频按

组合时可以在一定

：

１

小数分频频率合成器

２

改进后的小数分频频率合成器

图１

小数分频频率合成器原理图

图

２

改进后的小数分频频率合成器原理图

２．１

改进后的小数分频频率合成器原理

２．２

改进后的小数分频频率合成器相位杂散分析

（转１４７页）

n

n

m

k

k

m

q

p

?

?

?

?

?

?

11

0.50??a

147２００８年第９期

ＷｈｉｌｅＮｏｔｍＲｅｃｏｒｄｓｅｔ＿ｍａｉｎ．ＥＯＦ

ｊ＝ｊ＋１

ｓｑｌ１＝＂ｓｅｌｅｃｔｃｏｕｎｔ（ｊｈ），ｓｕｍ（ｓｊｊｓ）ｆｒｏｍｐ＿ｃｘ＿ｔｊｗｈｅｒｅｑｋ＝＇＂＆

ｍＲｅｃｏｒｄｓｅｔ＿ｍａｉｎ！ｑｋ＆＂＇＂

ｍＲｅｃｏｒｄｓｅｔ１．Ｏｐｅｎｓｑｌ１，ｍｏｂｊＣｎｎ

．ｒｏｗ＝ｊ

ｉｆＩｓＮｕｌｌ（ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（０）．Ｖａｌｕｅ）Ｔｈｅｎ

．Ｄａｔａ＝０

Ｅｌｓｅ

．Ｄａｔａ＝ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（０）．Ｖａｌｕｅ＇行数据值（总记录个数）

ＥｎｄＩｆ

．ＲｏｗＬａｂｅｌ＝ｊ

ｉｆＩｓＮｕｌｌ（ｍＲｅｃｏｒｄｓｅｔ＿ｍａｉｎ！ｑｋ）Ｔｈｅｎ

Ｍｍｓｇｂｏｘ＝Ｍｍｓｇｂｏｘ＆＂＂＆ｊ＆＂＂＆＂＂

Ｅｌｓｅ

Ｍｍｓｇｂｏｘ＝Ｍｍｓｇｂｏｘ＆＂＂＆ｊ＆＂＂＆ｍＲｅｃｏｒｄｓｅｔ＿ｍａｉｎ！ｑｋ＇行显示的内

容（区块）

ＥｎｄＩｆ

ＩｆＮｏｔＩｓＮｕｌｌ（ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（０）．Ｖａｌｕｅ）Ｔｈｅｎ

ｋ＝ｋ＋ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（０）．Ｖａｌｕｅ

ＥｎｄＩｆ

ＩｆＮｏｔＩｓＮｕｌｌ（ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（１）．Ｖａｌｕｅ）Ｔｈｅｎ

ｊｓ＝ｊｓ＋ｍＲｅｃｏｒｄｓｅｔ１．Ｆｉｅｌｄｓ（１）．Ｖａｌｕｅ

ＥｎｄＩｆ

ｍＲｅｃｏｒｄｓｅｔ１．Ｃｌｏｓｅ

ｍＲｅｃｏｒｄｓｅｔ＿ｍａｉｎ．ＭｏｖｅＮｅｘｔ

Ｗｅｎｄ

ＥｎｄＷｉｔｈ

ＰｒｉｖａｔｅＳｕｂＨＳｃｒｏｌｌ１＿Ｃｈａｎｇｅ（）

ＤｉｍｊＡｓＬｏｎｇ，ｉｓｎＡｓＩｎｔｅｇｅｒｉｓｎ＝ＨＳｃｒｏｌｌ１．Ｍａｘ

ｊ＝ＨＳｃｒｏｌｌ１．Ｖａｌｕｅ＋ＭＳＣｈａｒｔＴＪ．Ｌｅｆｔ

ＭＳＣｈａｒｔＴＪ．Ｌｅｆｔ＝ＭＳＣｈａｒｔＴＪ．Ｌｅｆｔ－ｊ

ＥｎｄＳｕｂ

ＰｒｉｖａｔｅＳｕｂＨＳｃｒｏｌｌ１＿Ｓｃｒｏｌｌ（）

ＭＳＣｈａｒｔＴＪ．Ｌｅｆｔ＝０－ＨＳｃｒｏｌｌ１．Ｖａｌｕｅ

ＥｎｄＳｕｂ

ＰｒｉｖａｔｅＳｕｂＣｏｍｍａｎｄＪＫＳ＿Ｃｌｉｃｋ（）

ＭｓｇＢｏｘＭｍｓｇｂｏｘ，ｖｂＯＫＯｎｌｙ，＂区块与编号的对比＂

ＥｎｄＳｕｂ

４．２将ＭＳＣｈａｒｔ控件与Ｈｓｃｒｏｌｌ控件绑定具体代码４．３用ＣｏｍｍａｎｄＢｕｔｔｏｎ按钮，显示编码所表示的区块即“区块与编码

的对照表”

在给ＭＳＣｈａｒｔ控件赋值时，已经将Ｍｍｓｇｂｏｘ做成一个字符串，并

且是Ｐｕｂｌｉｃ类型的。具体代码如下：

ＭＳＣｈａｒｔ控件是一个比较复杂的技术。对ＶＢ中的控件而言，除了

前面自身内置的几个属性，一些功能也可以借助其它控件来辅助实

现。另外，在具体的编程过程中，可能还要根据自己具体的要求来做

某些此控件本身无法完成的事情。该方法已经成功应用于胜利企业版

ＩＤＤＳ软件中，取得了良好的效果。５结论

参考文献

［１］ＳｔｅｖｅｎＨｏｌｚｎｅｒ．ＶｉｓｕａｌＢａｓｉｃ６技术内幕［Ｍ］．北京：机械工业出版

社，１９９９

［２］丁爱萍．ＶｉｓｕａｌＢａｓｉｃ程序设计．西安：西安电子科技大学出版

社，２００４－０６－０１

［３］高春艳等．ＶｉｓｕａｌＢａｓｉｃ开发技术大全．北京：人民邮电出版社，

２００５．４（收稿日期：２００８・０７・０９）网络纵横

（接１１９页）周期内（设其最小周期为Ｎ）实现相位与要求的脉冲完

全吻合。改进后的小数分频第Ｋ＋１次脉冲相位差可以表示为：

由（２）式￣（６）式的推导可知，改进的小数分频器的最大时偏

小于等于０．５，即相位差始终满足，相位杂散获得很大

程度的减小。

小数分频在不改变降低基准频率的情况下提高频率分辨力，解决

了转换速率和频率分辨率之间的矛盾，改进的小数分频进一步减小了

相位杂散，提高了小数分频的瞬时脉冲频率的精度。本文作者创新

点：采用以比较器和常数寄存器为主的电路结构改进的小数分频技术将频率合成器的输出脉冲可能引起的最大时偏从原有Ｆ－ＮＰＬＬ结构的

一个基准时钟降低到０．５。这种电路具有结构简单、易于实现

和集成、非常适合ＡＳＩＣ设计等优点。

３结论参考文献

作者简介［１］陈风波，冒燕，李海鸿．基于ＦＰＧＡ的直接数字频率合成器的设

计［Ｊ］．微计算机信息，２００６，２２－２：１９０

［２］刘亚海，林争辉．基于ＦＰＧＡ的小数分频器的实现［Ｊ］．现代电子技

术，２００５，１９４（３）：１１３－１１４

［３］徐志军，徐光辉．ＣＰＬＤ／ＦＰＧＡ的开发与应用［Ｍ］．北京：电子工

业出版社，２００２

［４］褚振勇，翁木云．ＦＰＧＡ设计及应用［Ｍ］．西安：西安电子科技大

学出版社，２００２

［５］高玉良，李延辉等．现代频率合成与控制技术．北京：航空工业

出版社［Ｍ］．２００２，９

张横云（１９７４－），女，硕士，讲师，研究方向：计算

机网络、软件工程。

（收稿日期：２００８・０６・１３）（接１１６页）分析产量下降的主要原因应是洗井造成地层污染。由于距注水井只有１５０ｍ左右，不宜实施水力压裂，２００７年１２月４６日对该井实施冲击波解堵，在机采参数不变的情况下，产液量达１７．４ｍ／ｄ，产油量从０．７ｔ／ｄ上升到３．７ｔ／ｄ。该井自２００７年１２月实施冲击波解堵以后，没有采取其它措施，已累计增油２１９９．７ｔ。从２００５年６月至２００７年６月底，在ＧＪ、ＭＴＺ、ＷＺＴ等３个油田实施冲击波解堵，共１５井次，其中Ｚ２－２２、Ｇ６－５５两口井基本无效，有效１２井次，措施有效率８０％，累计增产原油１４１４４．１ｔ。效益统计显示：投入约７０．５万元，创效益约为２２９２．７６万元，投入产出比约为１：３２．５，经济效益十分显著。（１）冲击波解堵工艺现场应用成功率较高，为物理法解堵的首选工艺。（２）选井过程中，要找出油井产量下降的主要原因，如属于钻井泥浆污染、油井结垢、洗井堵塞等机械杂质及有机垢造成的油水井近井地带污染，其实施效果更好。（３）选层过程中，要分析和考虑储集层的孔／渗／饱特性，同时要充分利用油水井的动态监测资料，科学合理的选井选层，做到有的放矢。（４）冲击波解堵施工周期短、费用低，对储层没有污染，经济效益显著。（５）对于地层亏空严重的井，应首先完善注采对应关系，使地层压力水平恢复到０．５５以上再应用冲击波解堵，会取得更好的增产效果。３４经济效益分析５结论与认识作者简介尹萍（１９７２－），工程师，１９９５年毕业于石油大学（华东）采油专业，现从事采油工程科研、生产工作。（收稿日期：２００８・０６・２４）

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基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析

基于FPGA的DDS信号发生器设计分析

摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；

1 DDS数据分发模型设计

网络层云服务器采用的DDS数据分发模型结构如图1所示。DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台

2系统硬件设计

2.1硬件整体方案 函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块

电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。DAC芯片采用3PEAK的高速10位DAC芯片3PD5651E，采样速率125MSPS，CMOS数模转换器。本系统中采用12MHz的外部晶振经过PLL倍频为120MHz小于DAC芯片的最大采样速率，符合使用要求。

基于FPGA的实用多功能信号发生器的设计与制作

基于FPGA的实用多功能信号发生器的设计与制作

基于FPGA的实用多功能信号发生器

的设计与制作

基于FPGA的实用多功能信号发生器的设计与制作

摘 要

多功能信号发生器已成为现代测试领域应用最为广泛的通用仪器之一，代表了信号源的发展方向。直接数字频率合成(DDS)是二十世纪七十年代初提出的一种全数字的频率合成技术，其查表合成波形的方法可以满足产生任意波形的要求。由于现场可编程门阵列(FPGA)具有高集成度、高速度、可实现大容量存储器功能的特性，能有效地实现DDS技术，极大的提高函数发生器的性能，降低生产成本。

本文首先介绍了函数信号发生器的研究背景和DDS的理论。然后详尽地叙述了利用Verilog HDL描述DDS模块的设计过程，以及设计过程中应注意的问题。文中详细地介绍了多种信号的发生理论、实现方法、实现过程、部分Verilog

HDL代码以及利用Modelsim仿真的结果。

文中还介绍了Altera公司的DE2多媒体开发平台的部分功能及使用，并最终利用DE2平台完成了多功能信号发生器的大部分功能。包括由LCD显示和按键输入构成的人机界面和多种信号的发生。数字模拟转换器是BURR-BROWN公司生产的DAC902。

该信号发生器能输出8种不同的信号，并且能对输出信号的频率、相位以及调制信号的频率进行修改设定。

关键词：信号发生器；DDS；FPGA；DE2

Practical FPGA-based multi function signal generator

design and production

Abstract

Multi function signal generator has become the most widely used in modern

testing field of general instrument, and has represented one of the development

direction of the source. Direct digital frequency synthesis (DDS) is a totaly digital

小数分频频率合成器的理论基础(翻译)

小数分频频率合成器的理论基础(翻译)

小数分频频率合成器的理论基础(翻译)

小数分频频率合成器的理论基础

A. Marques _, M. Steyaert and W. Sansen

ESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium

本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。合成频率的旁瓣典型的杂散噪声线的起源进行了解释。它通过使用数字调制器来控制分频值展示了如何消除这些杂散噪声线。最后，数字调制器的使用同分数N PLL的输出相位噪声的影响一起进行了分析。

1.介绍

无线通信领域，在过去十年中有了很大的发展。这种快速发展，主要是通过引进强大的数字信号处理技术。这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，最终产生非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。

典型的接收器/发射器无线系统RF部分如图1所示。可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收和发射部分。此频率合成器必须不仅能够产生感兴趣

的频带内的所有频率，以及产生具有高纯度的，由于不断下降的频道间距。

图1 典型的射频部分，一个无线接收器/发射器系统

在无线系统领域，在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。

因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫载波）。此外，同时，在过去几十年，数字可编程的频率合成器的需求也增加了。

本文提供了一个数字可编程频率合成器相位锁定回路（PLL）为基础的演变概述。由于相位噪声实际上是为无线通信系统所要求的规格是非常艰难的，主要的重点将在相位噪声的分析和如何在不削弱系统的其他特征的同时减少它。下面的思想将是这些结构将被期望用在高频无线系统，并完全或几乎完全集成成本低，技术标准（如尽可能短通道数字CMOS技术）。

基于Simulink的小数分频频率合成器研究

基于Simulink的小数分频频率合成器研究

ＣＨＮＯＬ０ＧＹ　ＩＮＦＯＲＭＡＴＩＯＮ　基于Ｓ　ｉＩ１＇１Ｕｌｉｎｋ的小数分频频率合成器研究　张林　（贵州航天电子科技有限公司　贵州贵阳　５５０００９）　高新技术　

摘要：基于Ｓｉｍｕｌｉｎｋ的小数分频频率合成器的设计模型可以解决通常整数馈相频率合成器存在着的高频率分辨力与快速转换频率之间　的矛盾，本文主要研究小数分频频率合成器原理及设计模型，并对模型进行了Ｓｉｍｕｌｉｎｋ仿真分析。　关键词：小数分频　频率合成器　Ｓｉｍｕｌｉｎｋ　中图分类号：ＴＮ７４　文献标识码：Ａ　文章编号：１　６７２－３７０１（２０１３）０６（ａ）－０００４－０　２　随着现代雷达、通信、对抗技术和电子　侦察的飞速发展，作为核心部件的频率合成　器，我们对它的性能指标提出了越来越高的　要求，如低相位噪声、低杂散、高频率分辨、　宽频带、低捷变时间、高频率稳定度、能程控　等。小数分频频率合成器可以解决高工作频　率和小频率间隔的矛盾，而且具有输出噪声　低、对寄生边带干扰抑制好等优点。　１　小数分频频率合成器原理及设计　锁相频率合成器的基本特性是，每当　可编程分频器的分频比改变ｌ时，得到输出　频率增量为参考频率　。为提高频率的分　辨力就需减小参考频率　，这对转换时间　等性能是十分不利的。传统的整数分频频　率合成器的主要缺点是频率分辨率等于参　考频率，然而在许多应用系统中，对频率合　成器的频率分辨率要求较高，整数分频频　率合成器不能满足这些系统的要求。假若　可编程分频器能提供小数的分频比，每次　改变某位小数，就能在不降低参考频率的　情况下提高频率分辨力。实现比任何单环　整数分频频率合成器更小的步进，从而解　决了传统整数分频频率合成器分辨率低的　限制。　所谓小数分频频率合成，就是控制分　频系数以一定的规律变化，从而将总的分　频系数等效为一个小数。例如，要实现　Ｎ＝５．３的小数分频，只要在每１０次分频中，　做７次除５、３次除６，就可以得到：　Ⅳ：Ｅ．Ｆ一５￣７＋６￣３：５．３　１０　其中Ｅ和Ｆ分别为小数分频系数的整数　和小数部分。　同理，若要实现Ｎ＝Ｅ．Ｆ＝２７．３５，只要在　每ｌＯ０次分频中，做６５次除２７、３５次除２８，即　可得到：　Ⅳ：Ｅ．Ｆ：６５￣２７＋３５ｘ２８　２７Ｉ３５　ｌ００　根据以上原理得到基本的小数分频频　率合成器的原理，一部分是一个基本的锁　相频率合成器，在ＶｃＯ和程序分频器之间　增加了一个脉冲删除电路，在鉴相器和环　路滤波器之间串接了一个加法器。另一部　分，其核心是一个累加器（ＡＣＣＵ）。所要求　的分频系数的整数部分Ｅ和小数部分Ｆ分别　存放在两个存储器中，Ｅ和Ｆ都可用微机或　外部电路进行控制。在小数分频频率合成　器中，如果Ｆ在０～０．９之间连续变化，则频　道间隔为０．１，　；如果Ｆ在０～０．９９２．间变　化，则频道间隔为０．０ｌ，　。也就是说，小数　分频锁相频率合成器的频率分辨率决定于　分频系数中小数的位数。位数越多，则分辨　率越高。　２小数分频频率合成器Ｓｉｍｕｌ　ｉｎｋ仿真分析　２．１仿真模型设计　图１给出了单环单模锁相频率合成器　的仿真模型。脉冲发生器用ＳＯｕ　ｒｃｅｓ中的　Ｐｕｌｓｅ　Ｇｅｎｅｒａｔｏｒ。用于产生幅度为１，频率为　的方波脉冲作为基准频率源。周期Ｐｅ－　ｒｉｏｄ设为１／　。锁相环路部件包括鉴相器、　放大器、环路滤波器和压控振荡器。模型中　用了一个Ⅳ／ＪＶ＋１分频器，累加器输出的　Ｃａｒｒｙ信号由Ｉｎ２端送入，一方面直接送入　Ｎ＋１分频器。另一方面经反相后送入Ｎ分频　器。因此当累加器输出Ｃａｒｒｙ为０时，分频系　数为ｎ；而当累加器输出为１时，分频系数被　置为ｎ＋１。两个分频器输出经Ｍｅｒｇｅ模块合