时序分析概念之spice deck介绍
今天我们要介绍的时序分析概念是spice deck。平时用得可能比较少，
是PT产生的一个spice信息文件，可以用来和HSPICE做correlation。我们
平时使用PT做得是gate level的时序分析，如果想做transistor level的时序分
析，那可以采用HSPICE做电路仿真。
但是，如果要完全仿真整个网表是不大现实的，因为规模太大，速度
难以接受。在PT里面，提供了一种方法，可以采用write_spice_deck命令来
产生某一条timing path的spice网表文件，里面包含该条timing path上的
resistors， capacitors信息。这对表征新工艺库的准确性是很有帮助的。如下
图所示：
使用方法
write_spice_deck
静态时序分析原理解读及实例应用摘要：静态时序分析（Static Timing Analysis）是FPGA（现场可编程逻辑器件）分析电路时序的最坏情况，验证此时的电路性能是否满足用户的时序要求。
静态时序分析的目的是提高系统工作主频及增加系统的稳定性。
关键词：静态时序分析；FPGA；关键路径引言静态时序分析是基于电路的拓扑结构，计算逻辑单元延时和互联延时，提取出整个电路的所有时序路径，找出延时最大的关键路径，确定电路工作时所能达到的最大频率，并检查建立时间和保持时间余量，其目的是检查FPGA 芯片中设计电路的延时和速度等性能指标，分析电路时序的最坏情况，验证此时的电路性能是否满足用户的时序要求。
相比较于动态时序仿真具备更加高效和完备的特点。
目前比较流行的静态时序分析工具有Prime Time，TimeQuest Timing Analyzer、Vivado系列等工具。
1时序中的基本概念1.1时钟周期和最高频率时序路径分为输入端口到内部寄存器路径，内部寄存器到寄存器路径，内部寄存器到输出端口路径，FPGA内部时序分析的对象为“寄存器—寄存器”路径，时序逻辑设计都是基于时钟沿的。
在Quar tusⅡ下的时序分析器TimeQuest的时序报告中有启动沿和锁存沿的概念，它们是针对时钟而言的。
启动沿（launch edge）：前级寄存器发送数据时对应的时钟沿，是时序分析的起点。
锁存沿（latch edge）：后级寄存器捕获数据时对应的时钟沿，是时序分析的终点。
锁存沿一般默认与启动沿相差一个时钟周期。
时钟周期的概念是FPGA 中时序定义的基础，根据图1计算时钟最小周期。
图1时钟周期的计算时钟最小时钟周期计算式为：T clk= τco+ τdata_dalay+ τsu−τclk_skew（式1）其中τclkskew= τclk1−τclk2（式2）式1中，T clk是时钟的最小周期。
τco是寄存器固有的时钟到输出延迟，是寄存器的固有属性，指的是寄存器相应时钟沿有效，将数据送到输出端口的内部延时参数，典型值一般小于1ns。
