八位竞赛抢答器电子系统电路分析与设计

八位竞赛抢答器电子系统电路分析与设计

崔本亮，张雷

（南阳师范学院物理与电子工程学院河南南阳４７３０６１）

摘要：设计一种实用的八位的竞赛抢答器，为学习电子的人提供一种电路的分析和设计方法，采用了电路系统的分析方法对实用电子技术电路进行分析和设计，最终得出一种创新的应用型电路。关键词：电子；电路分析；抢答器；５５５定时器

中图分类号：ＴＮ７１０；ＴＰ３６８．１文献标识码：Ｂ文章编号：１００４—３７３Ｘ（２００９）２０—１９８一０２

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ＣＵＩＢｅｎｌｉａｎｇ．ＺＨＡＮＧＬｅｉ

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Ａｂｓｔｒａｃｔ：Ａｋｉｎｄｏｆｐｒａｔｉｃａｌｅｉｇｈｔ—ｂｉｔｃｏｎｔｅｓｔｉｎｇＳＰＣ—ＱＬｉｓｄｅｓｉｇｎｅｄ，ｉｔｐｒｏｖｉｄｅｓａｎａｌｙｓｉｓａｎｄｄｅｓｉｇｎｍｅｔｈｏｄｓｆｏｒｔｈｅ

ｐｅｏｐｌｅｗｈｏｓｔｕｄｙｅｌｅｃｔｒｏｎ．Ｔｈｅｐｒａｔｉｃａｌｅｌｅｃｔｒｏｎｉｃｃｉｒｃｕｉｔｉｓｄｅｓｉｇｎｅｄｂｙｕｓｉｎｇｔｈｅａｎａｌｙｓｉｓｏｆｃｉｒｃｕｉｔｓｙｓｔｅｍ，ａｎｉｎｎｏｖａｔｉｏｎｏｆ

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０引言１原理分析

数字技术是当前发展最快的学科之一。数字逻辑器

件已从２０世纪６０年代的小规模集成电路（ＳｓＩ）发展到

目前的中、大规模集成电路（ＭＳＩ，ＬＳＩ）及超大规模集成

电（ＶＬＳＩ）。相应地，数字逻辑电路的设计方法在不断

的演变和发展，由原来单一的硬件逻辑设计发展成三个

分支，即硬件逻辑设计（中、小规模集成器件）、软件逻辑

设计（软件组装的ＬＳＩ和ＶＳＩ，如微处理器、单片机等）

及兼有二者优点的专用集成电路（ＡＳＩＣ）设计。目前数字电子技术已经广泛地应用于计算机、自动

控制、电子测量仪表、电视、雷达、通信等各个领域。例

如在现代测量技术中，数字测量仪表不仅比模拟测量仪

表精度高，功能高，而且容易实现测量的自动化和智能

化。随着集成技术的发展，尤其是中，大规模和超大规

模集成电路的发展，数字电子技术的应用范围将会更广

泛地渗透到国民经济的各个部门，并将产生越来越深刻的影响。

抢答器主要用于选手做抢答题时，选手进行抢答，

抢到题的选手来回答问题。抢答器不仅考验选手的反

应速度同时也要求选手具备足够的知识面和一定的勇

气。选手们都站在同一个起跑线上，体现了公平公正的

原则。

收稿日期：２００９—０３—１６１９８（１）抢答器同时供八名选手或八个代表队比赛，分

别用八个按钮ＳｏｕＳ，表示。

（２）设置一个系统清除和抢答控制开关Ｓ，该开关

由主持人控制。

（３）抢答器具有锁存与显示功能。即选手按动按

钮，锁存相应的编号，并在优先抢答选手的编号一直保

持到主持人将系统清除为止。

（４）抢答器具有定时抢答功能，且一次抢答的时间

由主持人设定（如３０ｓ）。当主持人启动“开始”键后，定

时器进行减计时，同时扬声器发出短暂的声响，声响持

续的时间０．５ｓ左右。

（５）参赛选手在设定的时间内进行抢答，抢答有

效，定时器停止工作，显示器上显示选手的编号和抢答

的时间，并保持到主持人将系统清除为止。

（６）如果定时时间已到，无人抢答，该次抢答无效，

系统报警并禁止抢答，定时显示器上显示００。

２设计原理与参考电路

（１）图１为数字抢答器为总体方框图。其工作原

理为：接通电源后，主持人将开关拨到“清除”状态，抢答

器处于禁止状态，编号显示器灭灯，定时器显示设定时

间；主持人将开关置“开始”状态，宣布开始抢答器工作。

定时器倒计时，扬声器给出声响提示。选手在定时时间

内抢答时，抢答器完成：优先判断、编号锁存、编号显示、

万方数据扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时问。如果再次抢答必须由主持

人再次操作“清除”和“开始”状态开关。

图１原理图

（２）参考电路如图２所示。电路包括编码器７４ＬＳｌ４８，以及Ｓ～ｓ７八位二进制ＢＣＤ码编码开关，４个

７４ＬＳ２７９的ＲＳ触发器作存储电路和７４ＬＳ４８译码器及显

示电路。该电路完成两个功能：一是分辨出选手按键的

先后，并锁存优先抢答者的编号，同时译码显示电路显示

编号；二是禁止其他选手按键操作无效。工作过程为：开

关Ｓ置于“清除”端时，ＲＳ触发器的清零端均为０，４个触

发器输出置０，使７４ＬＳｌ４８之处于工作状态。当开关Ｓ

置于“开始”时，抢答器处于等待工作状态，当有选手将键

按下时（如按下Ｓ５），７４ＬＳｌ４８的输出经ＲＳ锁存后，Ｑ，一

１，７４ＬＳ４８处于工作状态，ＱＩＱ３Ｑ２；１０１，经译码显示为

“５”。此外，Ｑｌ一１，使７４ＬＳｌ４８＝１，处于禁止状态，封锁

其他按键的输入。当按键松开即按下时，７４ＬＳｌ４８由于

仍为Ｑ１＝１，使Ｑ－一１，所以７４ＬＳｌ４８仍处于禁止状态，

确保不会出两次按键时输入信号，保证了抢答者的优先

性。如有再次抢答需由主持人将Ｓ开关重新置“清除”然

后再进行下一轮抢答。

由节目主持人根据抢答题的难易程度，设定一次抢

答的时间，通过预置时间电路对计数器进行预置，计数

器的时钟脉冲由秒脉冲电路提供。可预置时间的电路选用十进制同步加减计数器７４ＬＳｌ９２进行设计，具体

电路如图３所示（电路包括５５５定时器，两块７４ｉ。Ｓ１９２

存储器，两块７４ＬＳ４８显示译码器）。

图２电路图图３定时电路

（３）报警电路。由５５５定时器和三极管构成的报

警电路（包括５５５定时器构成的多偕振荡器和三极管功

率放大器及扬声器组成）如图４所示。其中５５５构成多

谐振荡器。振荡频率ｆｏ一１．４３／［（Ｒ，＋２Ｒ：）Ｃ］，其输出

信号经三极管推动扬声器。ＰＲ为控制信号，当ＰＲ为高电平时，多谐振荡器工作，反之，电路停振。

（４）时序控制电路（包括定时信号产生电路与门

Ｇ。、与非门Ｇ：和一个７４ＬＳｌ８）。时序控制电路是抢答器设计的关键，它主要完成以下三项功能：

①主持人将控制开关拨到“开始”位置时，扬声器

发声。抢答电路和定时电路进人正常抢答工作状态；

②当参赛选手按动抢答键时，扬声器发声，抢答电

路和定时电路停止工作；

③当设定的抢答时间到。无人抢答时，扬声器发

声，同时抢答电路和定时电路停止工作。

根据上面的功能要求以及图４所示电路，设计的时

序控制电路如图５所示。图５中，门Ｇ。的作用是控制时钟信号ＣＰ的放行与禁止，门Ｇ：的作用是控制

７４ＬＳｌ４８的输人使能端。图５的工作原理是：主持人

控制开关从“清除”位置拨到“开始”位置时，来自于图３

中的７４Ｉ。￥２７９的输出Ｑ。一０，经Ｇ：反相。Ａ一１，则时钟

信号ＣＰ能够加到７４ＬＳｌ９２的ＣＰＤ时钟输入端，定时电路进行递减计时。同时，在定时时间未到时，则“定时

到信号”为１，门Ｇ。的输出为０，使７４Ｉ。Ｓ１４８处于正常

工作状态，从而实现功能①的要求。当选手在定时时间

内按动抢答键时，Ｑ，＝１，经Ｇ。反相，Ａ＝０，封锁ＣＰ信

号，定时器处于保持工作状态；同时，门Ｇ。的输出等于

１，７４ＬＳｌ４８处于禁止工作状态，从而实现功能②的要求。当定时时间到时，则“定时到信号”为０，Ｇ。＝ｌ，

７４ＬＳｌ４８处于禁止工作状态，禁止选手进行抢答。同

时，门Ｇ。处于关门状态，封锁ＣＰ信号，使定时电路保

持００状态不变，从而实现功能③的要求。集成单稳触

发器７４ＬＳｌ２１用于控制报警电路及发声的时间。雷管

图４报警电路图５时序电路

（５）整机电路设计。经过以上各单元的设计，可以得到定时抢答器的整

体电路。如图６所示：

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图６整体电路框图

３实验调试

（１）组装调试抢答器电路；

（２）设计可预置时间的定时电路，并进行组装和调

试。当输入１Ｈｚ的时钟脉冲信号时，要求电路能进行

（下转第２０２页）

１

９９

万方数据可以明显看出新型结构Ａ的栅电荷明显比一般结

构的栅电荷小很多，Ｑｇ定义为Ｖ。。＝１２Ｖ时栅上所存贮

的电荷，新型结构Ａ和一般ＶＤＭＯＳ结构栅电荷分别

为２０．２５ｎＣ和３０．５７ｎＣ，减小了３３．６７％。

４结语

本文提出一种减小ＶＤＭＯＳ寄生电容，提高其动

态特性的新结构。并用ＴＣＡＤ（ＩＳＥ）软件对其模拟。

从模拟分析结果可看出，新型结构Ａ与传统ＶＤＭＯＳ

相比，能有效减小反馈电容及栅电荷，提高ＶＤＭＯＳ器

件的开关速度，提高器件的动态性能。

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作者简介郭丽莎女，１９８２年出生，山东威海人，硕士研究生。主要研究方向为功率器件。夏洋男，１９６３年出生，研究员，博士生导师。主要研究方向为微电子工艺及设备。

（上接第１９９页）减计时，当减计时到零时，能输出低电平有效的定时时