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中衡EDA实验线性反馈移位寄存器的【设计明细】

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**学院

本科实验报告

（2011-2012学年下学期）

课程名称：

任课教员：

系 ：

专 业：

二0一一年

《》课程实验报告

实验项目名称： 线性反馈移位寄存器设计

系： 专业： 指导教员：

姓名： 学号： 成绩：

同组姓名：

实验地点： 实验室 实验日期：

线性反馈移位寄存器的设计

一、 实验目的和要求

学习线性反馈移位寄存器的设计、分析和测试方法。

二、 实验内容和原理

（1）实验内容

按图设计一个,使之生成多项式430xxx。

（2）实验原理

即线性反馈移位寄存器，它由寄存器加上生成，不同的决定了不同的生成多项式。

三、 操作方法与实验步骤

1、分析线性反馈移位寄存器的工作原理，设计基本框架。

2、在Ⅱ中建立线性反馈移位寄存器工程，进行程序编写、调试、编译、仿真。

四、 实验数据记录与处理

五、 实验结果与分析

本实验需注意理清各端口的关系，正确选择端口类型。

六、 心得与体会

通过此次实验,我学会线性反馈移位寄存器在实际中的应用，可以较清楚的控制各个端口之间的关系，程序代码清晰明了。

七、 程序代码

( );

[3:0]Q;

, ;

;

([2] [0]);

([1] [0]);

1 (Q[3] [0] );

2 (Q[2] [3] );

3 (Q[1] , e );

4 (Q[0] , f );

( );

q ;

, ;

q;

@( )

q<;

()

q<=1'b0;

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试验七移位寄存器设计

试验七移位寄存器设计

实验七 移位寄存器设计

1．实验目的

（a）掌握移位寄存器电路设计的方法。

( b) 通过开发CPLD来实现时序逻辑电路的功能。

2．示例

（1）设计一个四位串行输入并行输出的移位寄存器。该寄存器有一个串行数据输入端d；一个时钟输入端clk；一个四位数据输出端q。

源程序：

Library ieee;

Use ieee.std_logic_1164.all;

Entity shifter is

Port(d,clk:in std_logic;

q:out std_logic_vector(3 downto 0));

End;

Architecture atl of shifter is

Begin

Process(clk)

Begin

if( clk’event ang clk='1')then

q0<=d;

q1<=q0;

q2<=q1;

q3<=q2;

end if;

end process;

End;

(2)74194移位寄存器的设计

源程序：

Library ieee;

Use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

Entity shift1 is

Port(clk,Rd, sr,sl,s1,s0:in std_logic;

d:in std_logic_vector(3 downto 0);

q:out std_logic_vector(3 downto 0));

End;

Architecture rtl of shift1 is

Signal a: std_logic_vector(3 downto 0);

Begin q<=a;

EDA技术与应用实践学习内容(移位寄存器设计练习)

EDA技术与应用实践学习内容(移位寄存器设计练习)

技能点九（移位寄存器设计练习）

移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可用来实现数据的串并转换、数值的运算以及数据处理等。例1给出了一个8位的移位寄存器，具有左移一位或右移一位、并行输入和同步复位的功能。

例1：8位移位寄存器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY shift_reg IS

PORT(data:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

clk:IN STD_LOGIC;

shift_left,shift_right:IN STD_LOGIC;

reset:IN STD_LOGIC;

mode:IN STD_LOGIC_VECTOR(1 DOWNTO 0);

qout:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));

END ENTITY shift_reg;

ARCHITECTURE art OF shift_reg IS

BEGIN

PROCESS IS

BEGIN

WAIT UNTIL(RISING_EDGE(clk));

IF(reset='1')THEN --同步复位功能的实现

qout<="00000000";

ELSE

CASE mode IS

WHEN "01"=>qout<=shift_right&qout(7 DOWNTO 1);--右移一位

WHEN "10"=>qout<=qout(6 DOWNTO 0)&shift_left;--左移一位

WHEN "11"=>qout<=data;--并行输入

WHEN OTHERS=>NULL;

END CASE;

END IF;

END PROCESS;

END ARCHITECTURE art;

EDA技术实验讲义

EDA技术实验讲义

EDA/SOPC技术实验讲义

陕西科技大学

电气与信息工程学院

目 录

4 第一章 EDA_VHDL实验/设计与电子设计竞赛

4 1-1、 应用QuartusII完成基本组合电路设计

5 1-2. 应用QuartusII完成基本时序电路的设计

6 1-3. 设计含异步清0和同步时钟使能的加法计数器

7 1-4. 7段数码显示译码器设计

8 1-5. 8位数码扫描显示电路设计

9 1-6. 数控分频器的设计

10 1-7. 32位并进/并出移位寄存器设计

10 1-8. 在QuartusII中用原理图输入法设计8位全加器

11 1-9. 在QuartusII中用原理图输入法设计较复杂数字系统

11 1-10. 用QuartusII设计正弦信号发生器

13 1-11. 8位16进制频率计设计

16 1-12. 序列检测器设计

16 1-13. VHDL状态机A/D采样控制电路实现

18 1-14. 数据采集电路和简易存储示波器设计

19 1-15. 比较器和D/A器件实现A/D转换功能的电路设计

20 1-16 移位相加硬件乘法器设计

24 1-17 采用流水线技术设计高速数字相关器

24 1-18 线性反馈移位寄存器设计

25 1-19 乐曲硬件演奏电路设计

28 1-20 乒乓球游戏电路设计

32 1-21 循环冗余校验(CRC)模块设计

33 1-22. FPGA步进电机细分驱动控制设计(电子设计竞赛赛题)

34 1-23. FPGA直流电机PWM控制实验

最新实验5移位寄存器

最新实验5移位寄存器

实验5移位寄存器 精品好文档，推荐学习交流

仅供学习与交流，如有侵权请联系网站删除 谢谢7

本科学生实验报告

学号 114090316 姓名 李魁

学院 物电学院 专业、班级 11应电班

实验课程名称 电子设计自动化（EDA实验）

教师及职称 罗永道 副教授

开课学期 2013 至 2014 学年 下 学期

填报时间 2014 年 5 月 17 日

云南师范大学教务处编印 精品好文档，推荐学习交流

仅供学习与交流，如有侵权请联系网站删除 谢谢7 实验序号 5 实验名称 移位寄存器

实验时间 2014年5月16日 实验室 同析楼114

一．实验预习

1.实验目的:

(1) 掌握移位寄存器的工作原理；

(2) 熟悉VHDL编程语言的使用；

(3) 熟悉Quartus II软件的使用。

2．实验原理、实验流程或装置示意图：

移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左右移的控制信号便可实现双向移位要求。根据寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

这里我们实现移位寄存器的VHDL表述与设计。移位寄存器是时序电路，其设计程序一定会涉及不完整条件语句的使用。这个设计是带有同步预置控制功能的8位右移移位寄存器。CLK是移位是时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输入端口，DOUT是移位并行输出。此电路的工作原理是：当CLK上升沿来到时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出的初始值；如果LOAD为低电平，则执行语句：