EDA组合逻辑电路的设计

xxxxx大学信息工程学院实验报告课程名称： CPLD/FPGA 应用开发技术实验名称：组合逻辑电路的设计实验类型：验证性□ 综合性□ 设计性■实验室名称：信息学院机房班级：学号：姓名：组别：同组人：成绩：实验日期： 2010年6月29日预习报告成绩：指导教师审核（签名）：年月日预习报告一、实验目的：1、掌握用VHDL 语言和EPLD 进行组合逻辑电路的设计方法。

2、加深对EPLD 设计全过程的理解。

3、掌握组合逻辑电路的静态测试方法。

二、实验设备：1、PC 机2、EDA 实验箱（主芯片是ALTERA EPM7128SLC84-15）。

三、实验内容：1、用VHDL 语言输入法设计一个四舍五入判别电路，其输入为8421BCD 码，要求当输入大于或等于5 时，判别电路输出为1；反之为0。

2、用VHDL 语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。

3、用VHDL 语言输入法设计一个优先权排队电路。

排队顺序为：A=1 最高优先级B=1 次高优先级C=1 最低优先级要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。

四、实验步骤：1、采用文本编辑器输入VHDL 语言源程序，建立工程。

2、编译。

3、仿真。

4、对芯片进行编程。

5、根据管脚分配情况连线。

（1）四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED 灯相连。

（2）开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。

（3）优先权排队电路的A、B、C 三个信号分别连三个按键开关，三个输出信号分别连三个LED 灯相连。

6、控制输入信号（按键或拨码开关），观察电路输出（LED 灯的亮与灭）。

五、实验报告要求：1、给出电路的VHDL 描述、仿真结果。

2、说明波形图中输入数据的给定依据。

3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？实验报告成绩：指导教师审核（签名）：年月日实验报告一、实验结果分析：1．用VHDL 语言输入法设计一个四舍五入判别电路，其输入为8421BCD 码，要求当输入大于或等于5 时，判别电路输出为1；反之为0。

（一）组合逻辑部分1、多路复用器设计：将SW17-SW15作为选择输入s2s1s0，SW14-SW0,作为输入A,B,C,D,E，每路3位并将拨动开关连接到红色的LED上，以显示选择状态和每路数据状态；绿色LED,LEDG2—LEDG0作为输出M，显示结果。

建立工程，编写代码，绑定管脚，下载到DE2板上，进行测试。

module test1(SW,LEDR,LEDG);input[17:0] SW;output[17:0] LEDR;output reg[7:0] LEDG;assign LEDR=SW;always@(SW)begincase(SW[17:15])3'b000:LEDG=SW[2:0];3'b001:LEDG=SW[5:3];3'b010:LEDG=SW[8:6];3'b011:LEDG=SW[11:9];3'b100:LEDG=SW[14:12];default:LEDG=8'B00000000;endcaseendendmodule2、7段管显示设计：SW14—SW0,分成3位宽的5路信号，通过SW17—SW15进行选择，在一个7段数码管上显示“H、E、L、O、空格（不亮）”中的某一字符。

将此应用扩展到5个数码管,实现循环显示5个字符。

SW17---SW15与显示内容对应如下。

module test2(SW,HEX0,HEX1,HEX2,HEX3,HEX4);input[17:0] SW;output reg [6:0] HEX0,HEX1,HEX2,HEX3,HEX4;always @(SW)begincase (SW[17:15])3'b000:{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b0001001_0000110_1000111_1000111_1000000; 3'b001:{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b0000110_1000111_1000111_1000000_0001001; 3'b010:{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b1000111_1000111_1000000_0001001_0000110; 3'b011:{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b1000111_1000000_0001001_0000110_1000111; 3'b100:{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b1000000_0001001_0000110_1000111_1000111;default{HEX4,HEX3,HEX2,HEX1,HEX0}=35'b1111111_1111111_1111111_1111111_1111111; endcaseendendmodule3、然后将5个字符扩展到8个字符。

用VHDL进行基本逻辑电路设计总结组合逻辑电路设计、时序逻辑电路设计、状态机设计、存储器设计（调用宏功能模块进行设计）1 组合逻辑电路设计常见组合逻辑电路设计主要有：基本门电路、3-8译码器、8-3线优先编码器、比较器、多路选择器、三态门电路、单向总线驱动器、双向总线缓冲器等。

1.1 基本门电路基本门电路用VHDL语言来描述十分方便。

为方便起见，在下面的两输入模块中，使用VHDL中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。

LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY GATE ISPORT (A，B：IN STD_LOGIC；YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUT STD_LOGIC)；END GATE；ARCHITECTURE ART OF GATE ISBEGINYAND <=A AND B；--与门输出YOR <=A OR B；--或门输出YNAND <=A NAND B；--与非门输出YNOR <=A NOR B；--或非门输出YNOT <=A NOT B；--反相器输出YXOR <=A XOR B；--异或门输出END ART；1.2 3-8译码器下面我们分别以2种方法描述一个3-8译码器。

方法1：使用CASE_WHEN 语句LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY DECODER ISPORT(SEL：IN STD_LOGIC_VECTOR(2 DOWNTO 0)；EN: IN STD_LOGIC; ---加使能控制端Y：OUT STD_LOGIC _VECTOR (7 DOWNTO 0))；END;ARCHITECTURE ART1 OF DECODER ISBEGINPROCESS(SEL,EN)BEGINY<=”11111111”;IF(EN=’1’) THENCASE SEL ISWHEN "000"=> Y(0)<= ‘0’；--输出低有效WHEN "001"=> Y(1)<= ‘0’；WHEN "010"=> Y(2)<= ‘0’；WHEN "011"=> Y(3)<= ‘0’；WHEN "100"=> Y(4)<= ‘0’；WHEN "101"=> Y(5)<= ‘0’；WHEN "110"=> Y(6)<= ‘0’；WHEN "111"=> Y(7)<= ‘0’；WHEN OTHERS=>NULL；END CASE；ELSE Y<=”11111111”;END IF;END PROCESS;END ART1；方法2：使用条件选择WHEN ELSE语句ARCHITECTURE ART2 OF DECODER ISBEGINY (0)<=‘0’ WHEN (EN=’1’AND SEL="000") ELSE ’1’；Y (1)<=‘0’ WHEN (EN=’1’AND SEL="001") ELSE ’1’；Y (2)<=‘0’ WHEN (EN=’1’AND SEL="010") ELSE ’1’；Y (3)<=‘0’ WHEN (EN=’1’AND SEL="011") ELSE ’1’；Y (4)<=‘0’ WHEN (EN=’1’AND SEL="100") ELSE ’1’；Y (5)<=‘0’ WHEN (EN=’1’AND SEL="101") ELSE ’1’；Y (6)<=‘0’ WHEN (EN=’1’AND SEL="110") ELSE ’1’；Y (7)<=’0’ WHEN (EN=’1’AND SEL="111") ELSE ’1’；END ART2；注意：使用了8条 WHEN ELSE 语句1.3 8-3线优先编码器8-3线优先编码器输入信号为y0、y1、y2、y3、y4、y5、y6和y7，输出信号为OUT0、OUT1和OUT2。

EDA组合逻辑电路设计EDA(电子设计自动化)组合逻辑电路设计是指利用计算机辅助设计软件，通过逻辑门、触发器等基本电子元件组合，实现特定的功能或逻辑运算的电路设计过程。

本文将详细介绍EDA组合逻辑电路设计的步骤、常用工具以及设计注意事项。

1.问题分析与规划：在该阶段，设计者需要明确电路的输入输出规格以及所需实现的功能。

同时，需要考虑电路的实际应用场景、成本和可行性等因素。

2.电路逻辑设计：在该阶段，设计者使用EDA工具，根据问题规格和功能需求，确定电路的逻辑结构，选择适当的逻辑门和触发器等元件，并组合它们以实现所需的功能。

3.电路模拟与验证：在该阶段，设计者使用EDA工具对设计的电路进行模拟和验证。

通过对电路进行仿真和测试，可以验证电路的功能正确性和性能指标，及时发现和修正设计中的错误和不足。

4.电路布局与布线：在该阶段，设计者使用EDA工具进行电路的布局和布线设计。

布局设计主要考虑元件的位置和连线的最短路径等问题；而布线设计则主要考虑信号的传输延迟、干扰抑制和功耗等问题。

5.电路物理验证与制造准备：在该阶段，设计者使用EDA工具进行电路的物理验证和制造准备。

通过对电路进行物理验证，可以预先发现电路的物理冲突和工艺瑕疵等问题；而制造准备则是将电路设计转化为可供实际制造的制造文件。

对于EDA组合逻辑电路设计，常用的EDA工具包括Verilog、VHDL等硬件描述语言工具和Quartus II、ISE等综合工具。

这些工具可以帮助设计者快速、准确地进行电路设计和仿真，并能够生成符合实际制造要求的电路制造文件。

在进行EDA组合逻辑电路设计时1.电路的可测试性：设计者应尽量提高电路的可测试性，即使得对电路的测试和调试更加简单和有效。

可以通过引入测试点、设计可重构电路等方式来提高电路的可测试性。

2.设计的灵活性和可扩展性：设计者应尽量设计出灵活和可扩展的电路，以适应不同的应用场景和功能需求。

尽量使用通用逻辑门和触发器等元件，避免使用特定的元件，以方便后续的修改和扩展。