基本数字时序电路Spice宏模型的建立
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Ｅｘｉｍｒｉｍｅｎｔ Ｓｃｉｅｎｃｅ＆Ｔ￣ｈｎｏｌｏｇｙ ２００６年ｌ２月 增刊
基本数字时序电路Ｓｐｉｃｅ宏模型的建立’
沈磊”
（电子科技大学成都６１００５４）
摘要：提出了在ＳＰＩＣＥ中建立数字时序电路宏模型的新方法。模型主要由受控源搭建而成，
结构简单、仿真速度快，并且精度高，在ＳＰＩＣＥ仿真中大量用到，有良好的应用价值。文中主
要讨论常用时序逻辑模型（Ｄ锁存器、Ｄ触发器和Ｔ触发器）的建立。 关键词：宏模型；数字电路模型；ＳＰＩＣＥ模型；时序电路模型 中图分类号：ＴＮ４３１・２；ＴＰ３９１・９文献标识码：Ａ文章编号：１６７２－４５５ｏ（２ｏｏ６）ｏ７－００１２—０３
Ｂｕｉｌｄｉｎｇ ｔｈｅ Ｂａｓｉｃ Ｄｉｇｉｔａｌ Ｓｅｑｕｅｎｃｅ
Ｃｉｒｃｕｉｔ Ｍａｃｒｏ・——Ｍｏｄｅｌ ｉｎ Ｓｐｉｃｅ
ＳＨＥＮ Ｌｅｉ
（Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｃｈｉｎａ Ｃｈｅｎｇｄｕ ６１００５４）
Ａｂｓｔｒａｃｔ：Ａ ｎｅｗ ｍｅｔｈｏｄ ｏｆ ｄｅｖｅｌｏｐｉｎｇ ｄｉｇｉｔａｌ ｓｅｑｕｅｎｃｅ ｃｉｒｃｕｉｔ ｍａｃｒｏ—－ｍｏｄｅｌｓ ｉｎ ＳＰＩＣＥ ｉｓ ｐｒｏ・－ ｐｏｓｅｄ ｉｎ ｔｈｉｓ ａｒｔｉｃｌｅ．Ｔｈｅ ｍａｃｒｏ—ｍｏｄｅｌｓ ａｒｅ ｍａｉｎｌｙ ｍａｄｅ ｕｐ ｏｆ ｔｈｅ ｃｏｎｔｒｏｌｌｅｄ ＳＯＵｒｃｅｓ ａｎｄ ｐａｓｓｉｖｅ ｃｏｒｎ—
ｐｏｎｅｎｔｓ．Ｔｈｉｓ ａｒｔｉｃｌｅ ｍａｉｎｌｙ ｄｉｓｃｕｓｓｅｓ ｔｈｅ ｂｕｉｌｄｉｎｇ ｏｆ ｓｕｃｈ ｓｅｑｕｅｎｃｅ ｌｏｇｉｃ ｍｏｄｅｌｓ ａｓ Ｄ—．１ａｔｃｈ，Ｄ—．ＦＦ
ａｎｄ Ｔ—ＦＦ． Ｋｅｙ ｗｏｒｄｓ：ｍａｃｒｏ—－ｍｏｄｅｌｓ；ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｍｏｄｅｌｓ；ＳＰＩＣＥ ｍｏｄｅｌｓ；ｓｅｑｕｅｎｃｅ ｄｉｇｉｔａｌ ｍｏｄｅｌｓ
１ 引 言
作为ＣＡＤ领域著名的ＳＰＩＣＥ软件能够对较为 复杂的集成电路进行模拟仿真，由于其仿真精度很
高，现在很多的ＥＤＡ软件的内核都是ＳＰＩＣＥ。
ＳＰＩＣＥ不仅可以仿真模拟集成电路，还可以仿真数
字和数模混合集成电路。但是，如果在仿数字电路
部分时直接调用ＭＯＳ管的ＳＰＩＣＥ模型会使仿真速
度大大降低，为了加快数字部分仿真速度，可以在
ＳＰＩＣＥ中建立数字电路宏模型。在以往的研究中，
对数字部分宏模型的建立主要是针对组合逻
辑ｌ】 ；最近也有涉及到时序逻辑【３】，但是建立的
模型较为复杂，而且普适性较差，在实际电路应用 中难于实现。本文的目的就是建立简单实用的常用
的数字时序电路宏模型。 ２受控源简介
建立模型的一般要求是：能准确的仿真原电路
的主要特性、宏模型本身的电路结构尽可能简单和
宏模型的建立过程尽可能简化。在ＳＰＩＣＥ支持的
模型中，受控源是一个常用的模型，它的算法和结
构简单，使用方便，容易掌握，符合上面的标准。
在建模过程中我们会用到如下所示的非线性受控
源 ：
一维非线性受控源 Ｆ＝Ｐｏ＋Ｐ１奉Ｘ＋Ｐ２奉Ｘ ＋Ｐ３奉Ｘ３＋…（１）
二维非线性受控源 Ｆ＝Ｐ０＋Ｐ１奉Ｘ＋Ｐ２奉Ｙ＋Ｐ３奉Ｘ２＋
Ｐ４｝Ｘ｝Ｙ＋Ｐ５｝ … （２）
三维非线性受控源
・［收稿日期】２００６—０７—１２
・・ ［作者简介］沈磊（１９８３一），男，本科生，就读于微电子与固体电子学院。
一
ｌ２一 维普资讯 http://www.cqvip.com ２００６年ｌ２月 增刊 实验科学与技术
Ｆ＝Ｐ０＋Ｐ１木Ｘ＋Ｐ２木Ｙ＋Ｐ３木Ｚ＋Ｐ４木Ｘ ＋
Ｐ５木Ｘ木Ｙ＋Ｐ６木Ｘ木Ｚ＋Ｐ７木ｙ２＋
Ｐ８木Ｙ木Ｚ＋Ｐ９木Ｚ ＋Ｐ１０木Ｘ３＋
Ｐｌ１木Ｘ２木Ｙ＋Ｐ１２木Ｘ２木Ｚ＋
Ｐｌ３｝Ｘ｝ｙ２＋Ｐｌ４｝Ｘ｝Ｙ｝Ｚ… （３）
由于上述非线性受控源中出现了输人的相加、
想乘，为我们建立宏模型打下基础。
３ 时序逻辑电路Ｄ—ＬＡＴＣＨ的建模
时序电路中，现在最常用的就是Ｄ—ＬＡＴＣＨ、
Ｄ—ＦＦ和Ｔ—ＦＦ，重点介绍一种高电平导通，低电
平保持的Ｄ—ＬＡＴＣＨ的模型。
。
图１ Ｄ．＿ＬＡＴＣＨ宏模型原理图
图１给出了Ｄ—ＬＡＴＣＨ宏模型原理图。保持
单元的功能是当ＣＬＫ为高电平（低电平）时，ＯＵＴ
的电压等于，Ⅳ的电压；当ＣＬＫ为低电平（高电平）
时，，Ⅳ的电压不影响ＯＵＴ的电压，而ＯＵＴ就用电
容保持了时钟下降沿的值并保持半个时钟周期。需
要注意的是由于电容保持电压有一定的时间，当频
率太低时，电容上保持的电压会降低，会引起逻辑
混乱。高电平导通低电平保持的Ｄ—ＬＡＴＣＨ模块
的受控源表达式为：
，＝（ＩＮ—ＯＵＴ）＋ＣＬＫ｝（ＯＵＴ一 Ｖ） 低电平导通高电平保持的Ｄ—ＬＡＴＣＨ模块受
控源的表达式为：
，＝（ ＋１） （ Ｖ—ＯＵＴ）＋ＣＬＫ｝（ＯＵＴ—ＩＮ）
代表数字电路部分的高电平，，Ⅳ和ＯＵＴ代
表输人输出电压，ＣＬＫ代表时钟电压。其仿真波形
图见图２。
Ｄ—ＬＡＴＣＨ的另外一种宏模型如图３所示。
当ＣＬＫ为高电平时，Ｑ输出为Ｄ，当ＣＬＫ为
低电平时，Ｑ输出为ｌ，１的值，由于电容的延迟，
ｌ，１的值和Ｑ的值在受控源变换的瞬间是相等的， ｌｌ＾
． ０ ２０ ｓ ４０ Ｗｓ ６０ Ｗｓ
图２ Ｄ．＿ＬＡＴＣＨ仿真波形图
Ｃ
图３ Ｄ．＿ＬＡＴＣＨ宏模型原理图
因此在低电平时就能保持Ｑ不变，从而实现了在
ＣＬＫ为高电平导通，低电平保持的功能。这里我们
取数字部分逻辑高电平电压为５Ｖ，则第一个受控
源表达式为Ｑ＝ｌ，ｌ一０．２｝ＣＬＫ｝ ＋０．２｝ＣＬＫ
Ｄ，第二个受控源表达式为ＱＮ＝５一Ｑ。
当为低电平导通高电平保持时，第一个受控源
表达式应修改为Ｑ＝Ｄ一０．２｝ＣＬＫ｝Ｄ＋０．２｝ＣＬＫ
｝Ｖ１ ｏ
４时序逻辑电路Ｄ—ＦＦ和Ｔ—ＦＦ的建模
对于Ｄ—ＦＦ的宏模型，我们在Ｄ—ＬＡＴＣＨ的
基础上可以建立，图４为宏模型原理图。
图４ Ｄ．＿ＦＦ宏模型原理图
它的实现原理为：当ＣＬＫ为高电平期间，Ｄ
一
１３— 维普资讯 http://www.cqvip.com Ｅｘｐｅｒｉｍｅｎｔ Ｓｃｉｅｎｃｅ＆Ｔｅｃｈｎｏｌｏｇｙ ２００６年１２月 增刊
将值传到Ｑ ，此时Ｑ保持值不变；当ＣＬＫ为低电
平时，Ｑ 保持不变，并将Ｑ 的值传到Ｑ，这时Ｑ
就将时钟下降沿时的Ｄ值保存下来并输出，直到
下一个高电平到来后，Ｑ将保持Ｑ 传来的值不变，
而Ｄ又将值传到Ｑ１。从而实现了Ｄ—ＦＦ的功能。
但在仿真过程中，在时钟变为高电平时，Ｑ 的
导通比Ｑ的保持要快一步，因此在很小的一段时间
内Ｄ会直接传到Ｑ端输出，这样就失去了Ｄ触发器
的功能，采取给控制Ｑ 的时钟加一点延时的措施，
让Ｑ关闭以后Ｑ 再导通，加延时为ＣＬＫ的上升延
迟时间即可，但是会大大降低仿真的速度。
因此，我们采用另外一种方法，用一个受控源
将ＣＬＫ延迟一段时间，称延迟后的ＣＬＫ为ＣＬＫｏ。
同时，用另外一个受控源，用ＣＬＫ和经过延时的
ＣＬＫｏ相与来控制Ｑ 的导通和关断。ＣＬＫ 为相与
后的波形。
各受控源表达式如下：
Ｑｌ＝Ｖｌ一０．２，Ｉｃ ＣＬＫ，Ｉｃ Ｖｌ＋０．２，Ｉｃ ＣＬＫ，Ｉｃ Ｄ
Ｑ＝Ｑｌ一０．２，Ｉｃ ＣＬＫ，Ｉｃ Ｑｌ＋０．２，Ｉｃ ＣＬＫ，Ｉｃ ＣＬＫｏ为ＣＬＫ延迟ＴＤ后的时钟
ＣＬＫｌ＝０．２，Ｉｃ ＣＬＫ，Ｉｃ ＣＬＫｏ
Ｑ ＝５一Ｑ 关于Ｔ＿ＦＦ的宏模型，我们采用另外一种方
法进行，图５为Ｔ－ＦＦ宏模型原理图。
图５ Ｔ－ＦＦ宏模型原理图
这里我们讨论用两个保持单元实现时钟控制电
路在下降沿进行采样并保持一个时钟周期。当时钟
为高电平时，第一个保持单元导通（即为一个Ｄ—
ＬＡＴＣＨ），而第二个保持单元进行保持；当时钟由
高电平变成低电平时，第一个保持单元由导通转成
保持，这样在时钟下降沿时信号Ｑ 的值就保存了
下来，第二个保持单元由保持转成导通，这时在输
出级就将时钟下降沿时信号Ｑ 的值传出；当时钟
又变成高电平时，由时钟控制单元控制第二个保持
一１４一 单元先由导通转成保持，将信号ＱＮ的值继续保
持，而在时钟控制单元的控制下，第一个保持单元
随后才导通继续传出当前信号的值。
这里实现的关键就是用ＣＬＫ控制模块来控制
后面的保持单元在关闭时要比前面保持单元的打开
要快。实现的办法就是用分段线性受控源在时钟的
上升和下降沿进行整形，产生另外的两个时钟信号
分别控制两个保持单元即可。图６为时钟整形后的
时钟控制波形。
ＣＬＫ
ＣＬＫ．
２０．２ 。
图６时钟控制模块波形
图６中 和 的目的是实现一个过渡，由于
Ｑ 和Ｑ 在电平转换时会发生突变，因此 和
两个受控源利用时钟对信号的上升沿和下降沿进行
延迟，Ｑ为转换成系统标准电平后的输出。
５ 结论
通过对常用数字时序电路宏模型的建立，可以
对大规模数模混合集成电路用ＳＰＩＣＥ模型进行数
字和混合仿真并提高仿真速度，这对数字和数模混
合集成电路仿真是一个有意义的探索。这些宏模型
结构简单，易于掌握，在仿真过程中调用方便，能
为仿真节约大量的时间。
参考文献
【１］林波涛，丘水生．适于ＳＰＩＣＥ仿真，拓扑不变的数
字电路模型［Ｊ］．华南理工大学学报（自然科学报）， １９９５，２３（８）：１４２—１４６． ［２］赵刚，孙青林．采用ＳＰＩＣＥ程序分析数字逻辑电路 的一种方法［Ｊ］．天津理工学院学报，１９９５，１１（３）：
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Ｓｙｎｏｐｓｙｓ Ｉｎｃ，２００１．
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