高速信号完整性工程师培训课程-HDMI

信号完整性测试硬件电路测试中非常重要的一项是信号完整性测试，特别是对于高速信号，信号完整性测试尤为关键。

完整性的测试手段种类繁多，有频域，也有时域的，还有一些综合性的手段，比如误码测试。

不管是哪一种测试手段，都存在这样那样的局限性，它们都只是针对某些特定的场景或者应用而使用。

只有选择合适测试方法，才可以更好地评估产品特性。

本文将讲解常用的一些测试方法和使用的仪器。

一、波形测试使用示波器进行波形测试，这是信号完整性测试中最常用的评估方法。

主要测试波形幅度、边沿和毛刺等，通过测试波形的参数，可以看出幅度、边沿时间等是否满足器件接口电平的要求，有没有存在信号毛刺等。

波形测试也要遵循一些要求，比如选择合适的示波器、测试探头以及制作好测试附件，才能够得到准确的信号。

下图是DDR在不同端接电阻下的波形。

常见的示波器厂商有是德科技、泰克、力科、罗德与施瓦茨、鼎阳等等。

二、时序测试现在器件的工作速率越来越快，时序容限越来越小，时序问题导致产品不稳定是非常常见的，因此时序测试是非常必要的。

一般，信号的时序测试是测量建立时间和保持时间，也有的时候测试不同信号网络之间的偏移，或者测量不同电源网络的上电时序。

测试时序基本都是采用的示波器测试，通常需要至少两通道的示波器和两个示波器探头（或者同轴线缆）。

下图是测量的就是保持时间：三、眼图测试眼图测试是常用的测试手段，特别是对于有规范要求的接口，比如USB、Ethernet、PCIE、HDMI和光接口等。

测试眼图的设备主要是实时示波器或者采样示波器。

一般在示波器中配合以眼图模板就可以判断设计是否满足具体总线的要求。

下图是示波器测试的一个眼图：四、抖动测试抖动测试现在越来越受到重视，常见的都是采用示波器上的软件进行抖动测试，如是德科技示波器上的EZJIT。

通过软件处理，分离出各个分量，比如总体抖动（TJ）、随机抖动（RJ）和固有抖动（DJ）以及固有抖动中的各个分量。

对于这种测试，选择的示波器，长存储和高速采样是必要条件，比如2M以上的存储器，20GSa/s的采样速率。

什么是高速数字信号？高速数字信号由信号的边沿速度决定，一般认为上升时间小于4倍信号传输延迟时可视为高速信号，而高频信号是针对信号频率而言的。

高速电路涉及信号分析、传输线、模拟电路的知识。

错误的概念是：8KHz帧信号为低速信号。

多高的频率才算高速信号？当信号的上升/下降沿时间< 3~6倍信号传输时间时,即认为是高速信号.对于数字电路，关键是看信号的边沿陡峭程度，即信号的上升、下降时间,信号从10%上升到90%的时间小于6倍导线延时,就是高速信号!即使8KHz的方波信号,只要边沿足够陡峭,一样是高速信号,在布线时需要使用传输线理论。

信号完整性研究：什么是信号完整性?时间:2009-03-11 20:18来源:sig007 作者:于博士点击: 1813次信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。

当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。

一般认为，当系统工作在50MHz时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。

元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。

1、什么是信号完整性（Singnal Integrity）？信号完整性（Singnal Integrity）是指一个信号在电路中产生正确的相应的能力。

信号具有良好的信号完整性（Singnal Integrity）是指当在需要的时候，具有所必须达到的电压电平数值。

主要的信号完整性问题包括反射、振荡、地弹、串扰等。

常见信号完整性问题及解决方法：问题可能原因解决方法其他解决方法过大的上冲终端阻抗不匹配终端端接使用上升时间缓慢的驱动源直流电压电平不好线上负载过大以交流负载替换直流负载在接收端端接，重新布线或检查地平面过大的串扰线间耦合过大使用上升时间缓慢的发送驱动器使用能提供更大驱动电流的驱动源时延太大传输线距离太长替换或重新布线, 检查串行端接头使用阻抗匹配的驱动源, 变更布线策略振荡阻抗不匹配在发送端串接阻尼电阻2、什么是串扰（crosstalk）？串扰（crosstalk）是指在两个不同的电性能之间的相互作用。

基本设计原则1
首先我们来看图6-1-1中的电路：这是一个单端逻辑（Single-Ended Logic）电路。 逻辑门A产生一个输出电压信号V1，当该信号沿着线B传输到逻辑门C的输入端时，逻辑门 C需要探测输入的逻辑电平是“1”还是“0”。为了实现这一点，逻辑门C使用一个差分 放大器， 将输入电压的信号幅度与其内部的一个参考电压R进行比较。参考电压R的值由 具体的逻辑电路系列而定，一般是该系列逻辑电路高、低电平之间的中间值。
如图6-1-1所示：假定这个电压参 考值是地电平以上的一个固定的电压 值R，并考虑到一个可能的噪声电压N， 则逻辑门C内差分放大器的输入电压为：
差分 输 Vi 入 NR （6-1-1）
图6-1-1 单端逻辑电路的电压参考
A和C的接地点之间的任何噪声都会在两点间产生一个电压差（用N表示），对于门C内 的差分放大器，原零电压电平的地参考电压就变成了噪声电压N，原参考电压R变成了N+R。 或者说：差分放大器的参考电压R不变，噪声电压N直接加在输入信号上了。不管从那个角 度看这个问题，结论是一样的。这个噪声电压降低了门C的噪声容限（Noise Marge）。
因此，任何逻辑门电路的电源连接点之间也必须是低阻抗连接，同逻辑门电路接地 点之间的低阻抗连接要求是一样的。这是高速系统中电源和地设计的第二个原则。
图6-1-3 电源线上的公共通道噪声
中国科大 快电子学 安琪
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基本设计原则3
在图6-1-3，信号回流电流要经过供电电 池。很显然，为了保持稳定的输出信号的电 平，电池的内阻必须非常低，同电源的连接， 地连接一样。如图6-1-3所示：电源与地之间 的唯一通道是经过电池。在实际的系统中， 电源与地之间也还可以有其它的低阻抗通道。
多层PCB板系统 电源层 + 地平面层 + 信号布线层

高速电路的信号完整性分析随着半导体技术和深压微米工艺的不断发展，IC的开关速度目前已经从几十MHz 增加到几百MHz，甚至达到几GHz。

在高速PCB设计中，工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。

本文将探讨它们的形成原因、计算方法以及如何采用IBIS仿真方法解决这些问题。

1 信号完整性定义信号完整性（Signal Integrity，简称SI）指的是信号线上的信号质量。

信号完整性差不是由单一因素造成的，而是由板级设计中多种因素共同引起的。

破坏信号完整性的原因包括反射、振铃、地弹、串扰等。

随着信号工作频率的不断提高，信号完整性问题已经成为高速PCB工程师关注的焦点。

2 反射2．1 反射的形成和计算传输线上的阻抗不连续会导致信号反射，当源端与负载端阻抗不匹配时，负载将一部分电压反射回源端。

如果负载阻抗小于源阻抗，反射电压为负；如果负载阻抗大于源阻抗，反射电压为正。

反射回来的信号还会在源端再次形成反射，从而形成振荡。

现以图1所示的理想传输线模型为例，分析与信号反射有关的重要参数。

图1，理想传输线L被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Z0，负载阻抗为RL。

如果终端阻抗（B点）跟传输线阻抗（A点）不匹配，就会形成反射，反射回来的电压幅值由负载反射系数ρL决定。

Ρt可由式（1）得出：ρL=（RL-Z0）/（RL+Z0） （1）从终端反射回的电压到达源端时，可再次反射回负载端，形成二次反射，此时反射电压的幅值由源反射系数ρs决定，ρs可由式（2）得出：ρs=(R0-Z0)/(R0+Z0) (2)精确计算反射系数和反射电压的关键是确定传输线的特征阻抗，它不仅仅是印制线的电阻。

当印制线上传输的信号速度超过100MHz时，必须将印制线看成是带有寄生电容和电感的传输线，而且在高频下会有超肤效诮和电介质损耗，这些都会影响传输线的特征阻抗。

按照传输线的结构，可以将它分为微带线和带状线。