广东技术师范学院实验报告三.计数器
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广东技术师范学院实验报告
学院：
电子与信息学院专业：
应用电子技术
教育
班级：12届
3班
成绩：
姓名：辜佳锋
学号：2012045344207
组别：
无
组员：
无
实验地
点：
工业中心508实验日期：2014.12.23指导教师签名：
实验（三）项目名称：计数器
实验三12进制计数器
一、实验目的
1、熟悉Xilinx 的ISE 软件的使用和设计流程；
2、初步了解VHDL 的编程方法；
3、使用VHDL 语言创建、仿真并验证12进制计数器。
二、实验环境
1、ISE 软件一套；
2、PC 机一台。
三、实验原理和内容
1.实验源程序：entity MY_CNTR is
generic(CNT_WIDTH :INTEGER :=4;
M :INTEGER :=12);
Port (D_IN :in STD_LOGIC_VECTOR (CNT_WIDTH-1downto 0);
预习情况
操作情
况
考勤情
况
数据处理情
况
Q_OUT:out STD_LOGIC_VECTOR(CNT_WIDTH-1downto0);
CE:in STD_LOGIC;
LOAD:in STD_LOGIC;
UpDn:in STD_LOGIC;
CLK:in STD_LOGIC;
RST:in STD_LOGIC);
end MY_CNTR;
architecture Behavioral of MY_CNTR is
signal INT_CNT:STD_LOGIC_VECTOR(CNT_WIDTH-1downto0);
begin
process(CLK,RST)
begin
if RST='0'then
INT_CNT<=(others=>'0');--该方式赋值可以不用关注实际位宽elsif rising_edge(CLK)then
if CE='1'then
if LOAD='1'then
INT_CNT<=D_IN;
else
if UPDN='1'then
if INT_CNT<M-1then
INT_CNT<=INT_CNT+1;
else
INT_CNT<=(others=>'0');
end if;
else
if INT_CNT=0then
INT_CNT<=
Conv_Std_Logic_Vector(M,CNT_WIDTH)-1;
else
INT_CNT<=INT_CNT-1;
end if;
end if;
end if;
end if;
end if;
end process;
Q_OUT<=INT_CNT;
end Behavioral;
2.波形仿真结果
验证赋值（LOAD）、复位（RST）、保持（CE）功能。
验证加减计数功能。
广东技术师范学院实验预习报告
学院：电子与信息学
院
专业：应用电子技术教育班级：12届3班
姓名：辜佳锋学号：2012045344207组别：无组员：无实验地点：工业中心508实验日期：2014.12.23指导教师签名：
实验三项目名称：计数器
一．实验项目名称
创建12进制计数器
二．实验目的和要求
1.熟悉Xilinx的ISE软件的使用和设计流程；
2.初步了解VHDL的编程方法；
3.使用VHDL语言创建、仿真并验证12进制计数器。
三.实验原理
计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T 触发器、D触发器及JK触发器等。
四、主要仪器设备
1.EDA/SOPC实验箱；
2.PC机一台。
五、实验内容及步骤
1.编写源代码；
2.进行波形仿真
3.验证计数功能。
