联合仿真
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QuartusII ModelSim 联合 仿真
2012-11-07 19:50:50| 分类： 技术类 | 标签：fpga quartusii modelsim 仿真 |举报 |字号 订阅
为了弄Altera 的FPGA 开发，一次次烧入板子显然过于麻烦，所以
最好在之前做好仿真。而Quartus 自带的波形工具不支持tb，所以
必须得结合ModelSim一起用。本文适用于初学者，也作为自己一步
步学习FPGA的记录。
基于Quatus II 11.0的版本， Quaturs 和 ModelSim 都要先装好。
1.指定ModelSim-Altera 6.5e的安装路径
打开Quartus II 11.0软件，新建工程和文件并保存。
1.然后在菜单栏选择 tools->options；
2.在options选项卡中选中EDA tool options；
3.在该选项卡中下面的ModelSim-Altera一项指定安装路径为
ModelSim的根目录/modelsim_ae/win32aloem
2. 指定Quartus II 11.0中对应要使用的仿真软件
在Quartus II 11.0界面菜单栏中选择Assignments->Settings。
1.选中该界面下EDA Tool settings中的Simulation一项；
2.Tool name中选择ModelSim-Altera；
3.Format for output netlist中选择开发语言的类型Verilog或者
VHDL等，
4.Time scale 指定时间单位级别
5.Output directory指定测试文件模板的输出路径（该路径是存
放testbench的，所以在你新建的工程里面创一个用来仿真的文件夹
即可）。
3.生成仿真测试文件testbench
选择Quartus II 11.0开发界面菜单栏下
Processing->Start->Start Test Bench Template Writer，提示生成成
功。
4.修改testbench，编译，为工程配置testbench
打开仿真测试文件（在上述3中指定的Output directory 目录下
找到后缀名为".vt"的文件）并根据自己需要进行编辑。
1. 在Quartus II 11.0界面菜单栏中选择
Assignments->Settings->EDA Tool settings->Simulation；
2.选择Compile test bench右边的Test benches；
3.然后在出现的界面中选择New，在新出现的界面中Test bench
name 输入测试文件名字，在Top level module in test bench 栏中
输入测试文件中的顶层模块名；
4.选中Use test bench to perform VHDL timing simulation并在
Design instance name in test bench中输入设计测试文件中设计例
化名默认为i1；
5.然后在Test bench files栏下的file name 选择测试文件（在第
3步中指定的测试文件输出路径下的后缀名为" .vt " 文件的测试文
件），然后点击add,一步一步OK。
【注 意】Test bench name和Top level module in test bench 以及
Design instance name in test bench分别为".vt"文件的文件名、vt文
件中顶层实体模块名、Verilog或者VHDL文件中的模块的例化名。
5 开始仿真
在Quartus II 11.0界面菜单栏中选择菜单栏Tools中的Run EDA
Simulation Tool->EDA RTL Simulation 进行行为级仿真，接下来就
可以进入ModelSim-Altera 6.5e的运行界面。
