智能函数发生器设计.doc

格式：wps
大小：1.21 MB
文档页数：17

智能函数发生器设计一、产品设计需求说明1、本产品实现的功能函数发生器能够产生递增斜波、递减斜波、方波、三角波、正弦波及阶梯波，并可通过开关选择输出的波形。

2、设计参数软件平台：WindowsXP+MuxplusII10.0二、方案设计及实现1、系统实现原理和总体框图智能函数发生器可由递增斜波产生模块（icrs）、递减斜波产生模块（dcrs）、三角波产生模块（delta）、阶梯波产生模块（ladder）、正弦波产生模块（sin）、方波产生模块（square）和输出波形选择模块（ch6la）组成，总体框图如图所示。

图中输出接在D/A转换的数据端，在D/A转换器的输出端即可得到各种不同的函数波形。

递增递减三角阶梯正弦方波选择模块时钟复位选择输出函数发生器原理框图2、主要模块之递增模块的设计<1>、模块说明：递增模块中，clk为输入时钟端口，reset为输入复位端口，q 为8位二进制输出端口。

<2>、工作流程图清零复位开始输出清零上升沿增1达到最大值YNNYYN<3>、源代码--File:icrs.vhd --Designer:刘雄 --Module:icrs --Description: 产生递增波形--Simulator:MAX plusII 10.0.9/Window XP --Synthesizer:MAX plusII 10.0.9/Window XP --Date:2011/05/03 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY icrs IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END icrs;ARCHITECTURE behave OF icrs IS BEGIN PROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF reset='0' THENtmp :="00000000"; --复位信号清零ELSIF clk'EVENT AND clk='1'THENIF tmp="11111111" THENtmp:="00000000"; --递增到最大值清零ELSEtmp:=tmp+1; --递增运算END IF;END IF;q<=tmp;END PROCESS;END behave;<4>、功能仿真图3、主要模块之递减模块的设计<1>、模块说明：递减模块中，clk为输入时钟端口，reset为输入复位端口，q 为8位二进制输出端口。

<2>、工作流程图置位为最大值复位开始输出置位为最大值上升沿减1达到最小值0YNNYYN<3>、源代码--File:dcrs.vhd --Designer:刘雄--Module:dcrs --Description: 产生递减斜波--Simulator:MAX plusII 10.0.9/Window XP --Synthesizer:MAX plusII 10.0.9/Window XP --Date:2011/05/03 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dcrs ISPORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END dcrs;ARCHITECTURE behave OF dcrs IS BEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF reset='0' THEN --复位信号置最大值tmp :="11111111";ELSIF clk'EVENT AND clk='1'THENIF tmp="00000000" THENtmp:="11111111"; --递减到0置最大值ELSEtmp:=tmp-1; --递减运算END IF;END IF;q<=tmp;END PROCESS;END behave;<4>、功能仿真图4、主要模块之三角波模块的设计<1>、模块说明：三角波模块中，clk为输入时钟端口，reset为输入复位端口，q为8位二进制输出端口。

<2>、工作流程图清零复位开始减1上升沿输出清零“00000000”，a=‘0’中间变量a=‘0’YNNYYN置输出“11111111”，a=‘1’输出等于“00000001”输出等于“11111110”YNYN N增1输出<3>、源代码--File:delta.vhd --Designer:刘雄--Module:delta--Description: 产生三角波--Simulator:MAX plusII 10.0.9/Window XP--Synthesizer:MAX plusII 10.0.9/Window XP--Date:2011/05/03 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY delta ISPORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END delta;ARCHITECTURE behave OF delta ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0);VARIABLE a: STD_LOGIC;BEGINIF reset='0' THENtmp :="00000000"; --复位清零ELSIF clk'EVENT AND clk='1'THENIF a='0' THENIF tmp="11111110" THENtmp:="11111111";a:='1'; --达到最大值置位标志位ELSEtmp:=tmp+1; --递增运算END IF;ELSEIF tmp="00000001"THENtmp:="00000000";a:='0'; --达到最小值清零标志位ELSEtmp:=tmp-1; --递减运算END IF;END IF;END IF;q<=tmp;END PROCESS;END behave;<4>、功能仿真图5、主要模块之阶梯波模块的设计<1>、模块说明：阶梯波模块中，clk为输入时钟端口，reset为输入复位端口，q为8位二进制输出端口。

改变递增的常数，可以改变阶梯的多少。

<2>、工作流程图清零复位开始a=‘0’上升沿中间变量a=‘0’YNNYY输出清零“00000000”，a=‘1’输出等于“11111111”YN N 增加16a=’1’输出<3>、源代码--File:ladder.vhd --Designer:刘雄 --Module:ladder --Description: 产生阶梯波--Simulator:MAX plusII 10.0.9/Window XP --Synthesizer:MAX plusII 10.0.9/Window XP --Date:2011/05/03 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ladder ISPORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ladder;ARCHITECTURE behave OF ladder ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0);VARIABLE a: STD_LOGIC;BEGINIF reset='0' THENtmp :="00000000"; --复位清零ELSIF clk'EVENT AND clk='1'THENIF a='0' THENIF tmp="11111111" THENtmp:="00000000"; --达到最大值后清零a:='1';ELSEtmp:=tmp+16; --阶梯常数为16a:='1';END IF;ELSEa:='0';END IF;END IF;q<=tmp;END PROCESS;END behave;<4>、功能仿真图6、主要模块之正弦波模块的设计<1>、模块说明：正弦波模块中，clk为输入时钟端口，clr为输入复位端口，q 为8位二进制输出端口。

此模块中，一个周期取64个点。

<2>、工作流程图清零复位开始根据中间变量查表输出中间变量清零上升沿中间变量加1中间变量=63YNNYYN<3>、源代码--File:sin.vhd --Designer:刘雄--Module:sin --Description: 产生正弦波--Simulator:MAX plusII 10.0.9/Window XP --Synthesizer:MAX plusII 10.0.9/Window XP --Date:2011/05/03 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sin ISPORT(clk,clr:IN STD_LOGIC;d:OUT INTEGER RANGE 0 TO 255); END sin;ARCHITECTURE behave OF sin IS BEGINPROCESS(clk,clr)VARIABLE tmp: INTEGER RANGE 0 TO 63;BEGINIF clr='0' THENd<=0;ELSIF clk'EVENT AND clk='1'THENIF tmp=63 THEN --一个周期取64点tmp:=0;ELSEtmp:=tmp+1;END IF;CASE tmp IS --查表输出WHEN 00=>d<=255;WHEN 01=>d<=254;WHEN 02=>d<=252;WHEN 03=>d<=249;WHEN 04=>d<=245;WHEN 05=>d<=239;WHEN 06=>d<=233;WHEN 07=>d<=225;WHEN 08=>d<=217;WHEN 09=>d<=207;WHEN 10=>d<=197;WHEN 11=>d<=186;WHEN 12=>d<=174;WHEN 13=>d<=162;WHEN 14=>d<=150;WHEN 15=>d<=137;WHEN 16=>d<=124;WHEN 17=>d<=112;WHEN 18=>d<=99; WHEN 19=>d<=87; WHEN 20=>d<=75;WHEN 21=>d<=64; WHEN 22=>d<=53; WHEN 23=>d<=43;WHEN 24=>d<=34; WHEN 25=>d<=26; WHEN 26=>d<=19;WHEN 27=>d<=13; WHEN 28=>d<=8; WHEN 29=>d<=4;WHEN 30=>d<=1; WHEN 31=>d<=0; WHEN 32=>d<=0;WHEN 33=>d<=1; WHEN 34=>d<=4; WHEN 35=>d<=8;WHEN 36=>d<=13; WHEN 37=>d<=19; WHEN 38=>d<=26;WHEN 39=>d<=34; WHEN 40=>d<=43; WHEN 41=>d<=53;WHEN 42=>d<=64; WHEN 43=>d<=75; WHEN 44=>d<=87;WHEN 45=>d<=99; WHEN 46=>d<=112;WHEN 47=>d<=124;WHEN 48=>d<=137;WHEN 49=>d<=150;WHEN 50=>d<=162;WHEN 51=>d<=174;WHEN 52=>d<=186;WHEN 53=>d<=197;WHEN 54=>d<=207;WHEN 55=>d<=217;WHEN 56=>d<=225;WHEN 57=>d<=233;WHEN 58=>d<=239;WHEN 59=>d<=245;WHEN 60=>d<=249;WHEN 61=>d<=252;WHEN 62=>d<=254;WHEN 63=>d<=255;WHEN OTHERS=>NULL;END CASE;END IF;END PROCESS;END behave;<4>、功能仿真图7、主要模块之方波模块的设计<1>、模块说明：方波模块中，clk为输入时钟端口，clr为输入复位端口，q为8位二进制输出端口。

基于VHDL的智能函数发生器设计

1引言 (2)1.1课题的背景、目的 (2)1.2课题设计主要内容 (3)2 开发工具简介 (4)2.1 EDA技术 (4)2.2硬件描述语言—VHDL (4)2.3 MAX+PLUSⅡ的介绍 (5)3设计方案 (7)3.1智能函数发生器的设计思路 (7)3.2各波形模块的设计和仿真 (7)结束语 (15)致谢 (16)参考文献 (17)附录：基于VHDL的智能函数发生器源程序代码 (18)1引言EDA（Electronic Design Automation，电子设计自动化）技术是现代电子工程领域的一门新技术。

它提供了基于计算机和信息技术的电路系统设计方法。

EDA技术的发张和推广应用极大地推动了电子工业的发展。

EDA技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件自动地完成逻辑编译，逻辑化简，逻辑分割，逻辑综合及优化，逻辑布局布线，逻辑仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。

设计者的工作仅限于利用软件的方式，即利用硬件描述语言来完成对系统硬件功能的描述，在EDA工具的帮助下就可以得到最后的设计结果。

近年来，集成电路制造技术的快速发展, 一方面促进了相应设计技术的发展, 另一方面也对设计技术提出了更高的要求。

当前集成电路设计, 面临着功能强、性能好、规模大、成本低、设计周期短等一系列要求和挑战, 这些要求和挑战引起了集成电路设计方法的全面革新。

当今, 以行为设计为主要标志的新一代数字系统设计理论已形成并得到发展。

在集成电路的数字系统的系统级设计中, VHDL 硬件描述语言构造的描述模型优化设计, 有利于高效利用设计空间, 实现设计结构的精确分析, 使芯片资源得以充分利用。

1.1课题的背景、目的20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。

EDA课程设计智能函数发生器

EDA课程设计题目：智能函数发生器专业：通信工程班级：通信082姓名：谢振峰学号：0810920213一、设计题目：智能函数发生器设计一个智能函数发生器，能够产生递增、递减、方波、三角波、正弦波及及阶梯波波形，并可通过开关选择输出的波形。

二、设计目标：1)设计一个智能函数发生器，能够以稳定的频率发生递增斜波、递减斜波、三角波、梯形波，正弦波和方波。

2)设置一个波形选择输入信号，通过此改变该信号可以选择以上各种不同种类的输出函数波形，系统具有复位功能。

三、设计原理：1.原理图框图如下：图1、原理图框图2.原理图说明本设计采用VHDL语言和原理图设计结合的方法，首先用文本输入法设计了六个波形模块，分别为递增、递减、三角波、梯形、正弦波、方波模块，和一个选择模块。

然后进行原理图设计，将各波形模块与选择模块相应的引脚连接，从而完成智能函数发生器的设计。

四、设计内容：1)递增模块递增模块是用VHDL语言描述的递增函数，实体部分部分说明三个端口，两个输入端口时钟信号clk、复位信号rst和一个输出端口q。

设计思路为：通过设计一个中间变量从0x00到0xFF的递增赋值给输出信号q，从而实现递增数字信号的输出。

递增模块仿真图如下：图2、递增模块仿真图2)递减模块递减模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。

设计思路为：通过设计一个中间变量从0xFF到0x00的递减赋值给输出信号q，从而实现递减数字信号的输出。

图3、递减模块仿真图3)三角波模块三角波模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。

设计思路为：通过设计一个中间变量先从0x00递增到0x7F，然后从0x7F递减到0x00，将中间变量赋值给输出信号q，从而实现一个周期三角波形的输出。

三角波模块仿真图如下：图4、三角波模块仿真图4)阶梯波模块阶梯波模块的实体包含时钟信号输入端口clk和复位信号端口rst，输出信号端口q。

函数发生器设计范文

函数发生器设计范文函数发生器是一种能够生成函数的工具，它可以根据用户的需求和输入，自动生成特定的函数。

函数发生器可以大大简化函数的编写过程，提高开发效率。

它可以根据用户的需求生成不同类型的函数，包括数学函数、统计函数、逻辑函数等等。

在本文中，将详细介绍函数发生器的设计原理和实现方法。

一、函数发生器的设计原理1.输入处理：函数发生器会接收用户输入的需求和参数。

用户可以输入所需要的函数类型、函数名、参数个数等。

函数发生器会将这些输入进行解析和验证，以确保输入的合法性和正确性。

2.函数生成：根据输入的需求和参数，函数发生器会自动生成相应的函数代码。

生成函数的方法可以有多种，包括字符串拼接、模板填充、代码生成器等。

在生成函数代码的过程中，函数发生器还可以根据需求自动导入相关库或模块，以实现所需功能。

3.输出：函数发生器会将生成的函数代码输出，通常可以选择输出到文件、打印到控制台或返回给调用者等。

输出的函数代码可以供用户直接使用，也可以进一步进行修改和定制。

二、函数发生器的实现方法1. 输入处理：函数发生器可以使用Python的命令行参数解析库（如argparse）来进行输入处理。

用户可以通过命令行传入参数，也可以通过交互式输入参数。

函数发生器根据输入的参数解析生成所需的函数信息。

2. 函数生成：函数发生器可以使用Python的字符串拼接功能来生成函数代码。

根据用户输入的参数，可以使用格式化字符串的方式将所需的函数信息填充到代码模板中。

函数发生器还可以使用Python的模板引擎库（如Jinja2）来生成函数代码。

模板引擎可以将函数信息和代码模板分离，使得生成的代码更加清晰和可维护。

以下是一个简单的示例：```pythonimport argparse#输入处理parser = argparse.ArgumentParserparser.add_argument('--function', help='Function type')parser.add_argument('--name', help='Function name')parser.add_argument('--parameters', help='Function parameters')args = parser.parse_args#函数生成template = '''def {name}({parameters}):#函数体pass'''function_code = template.format(name=,parameters=args.parameters)#输出print(function_code)#输出到文件with open('function.py', 'w') as f:f.write(function_code)```用户可以通过命令行输入参数来指定所需的函数类型、函数名和参数个数。

EDA-课程设计-智能函数发生器

EDA课程设计题目：智能函数发生器专业：通信工程班级：通信082姓名：谢振峰学号：一、设计题目：智能函数发生器设计一个智能函数发生器，能够产生递增、递减、方波、三角波、正弦波及及阶梯波波形，并可通过开关选择输出的波形。